NE RIEN

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 République Tunisienne

Minist
nistère de l’Enseignement Supérieur
et de la Recherche Scientifique

Exa
xamen Session MAI 2021
Section E
Epreuve Pages Durée Date

LPHE3 Electronique
ique Numérique
N 4 1H30 1
17Mai 2022

Documents autorisés : Oui Non Calculatrice autorisée : Oui Non

Exercice 1 (8 points) :

Dans une usine de fabrication de boites

boit on effectue un contrôle de qualité selon 3 critèr
ritères :

- Poids P, (0 incorrect, 1 correct)

- Diamètre D, (0 incorrect, 1 correct)
ect)
- Hauteur H, (0 incorrect, 1 correct)

Cela permet de classer les boites en 3 catégories :

- Qualité A=1 : Si Le poids P et unee de deux dimensions au moins sont corrects,

- Qualité B=1 : Si Le poids P seul est
st correct
c ou une de deux dimensions au moins estt cor
correcte,
- Qualité C=1 : Si Le poids P et less deux
de dimensions sont incorrects.

1) (3 pts) Compléter la tablee de vérité du système avec les entrées sont P, D et H et les
variables de sortie sont A,, B et
e C,
P D H A B C

2) (3 pts) Donner les expression

sions simplifiées des sorties A, B et C en utilisant le tabl
tableau de
Karnaugh.
 A= ………………………………………………..
B=…………………………………………………
C=…………………………………………………

3) (2 pts) Donner le circuit logique avec les portes logiques de base.

Exercice 2 (6 points) :

On donne le circuit logique suivant

1/(1 pt) Donner l’équation logique de la fonction F

F=…………………………………………………………………………………………………………………………..

2/ (2 pt) Déduire la première forme canonique de la fonction F

F=…………………………………………………………………………………………………………………………..

3/ (1.5 pts) Concevoir la fonction F avec un multiplexeur avec les signaux de contrôle ABC (A est le
bit le plus fort, C est le bit le plus faible)

4/ (1.5 pts) Concevoir la fonction F avec un décodeur 4 vers 16 et des porte(s) logique(s) (A est le bit
le plus fort, D est le bit le plus faible)

Exercice 3 (6 points) :

1/ (2 pts) On donne le circuit logique suivant d’un additionneur complet à 1 bit :

Dr Dhafer MEZGHANI
Compléter la table de vérité pour les deux fonctions S et C1 en fonction de A, B et C0

A B C0 S C1

2/ (2 pts) en utilisant le symbole logique d’un additionneur complet à 1 bit ci-dessous, concevoir
schématiquement un additionneur parallèle à retenue propagée à 4 bits en utilisant des
additionneurs complets à 1 bit. Cet additionneur à 4 bits permet de faire l’opération addition entre A
=A3A2A1A0 et B=B3B2B1B0. La retenue initiale de cet additionneur est notée R0 et la retenue finale
est notée R4, le résultat sera S=S3S2S1S0.
3/ (2 pts) le symbole logique d’un additionneur parallèle à retenue propagée à 4 bits est comme suit

On désire implémenter l’opération suivante : S=A-B = 5-2 = 3 sur le circuit additionneur/soustracteur

ci-dessous. Donner les 18 valeurs binaires marquées par « ? » pour satisfaire cette opération
arithmétique.