Université Hassan II

Faculté des Sciences Ain Chock

Option: Master spécialisé

Electronique, Electrotechnique,
Automatique, Informatique Industrielle
(EEAII) :

Portail automatique :

Réalisé par : Bouchghl Soumia

Rouizi Rajaa

Année Universitaire 2015/2016

 CAHIER DES CHARGES

Le principe de fonctionnement du portail automatique de garage est le suivant :

Quand l’automobiliste arrive devant le garage, il actionne sa télécommande. Un moteur

actionne le système d’ouverture du portail, le portail s’ouvre. Arrivé en butée, un contact
est actionné et ordonne l’arrêt du mouvement d’ouverture.
Le portail reste ouvert jusqu’à un nouvel appui sur le bouton de la télécommande qui va
entraîner la fermeture du portail (rotation du moteur dans l’autre sens). Arrivé en butée,
un autre contact est actionné et ordonne l’arrêt du mouvement de fermeture.
 Partie I : Etude théorique

Identification des entrées et des sorties du système :

Notre système possède trois entrées et deux sorties qui sont :

 Les entrées : Télécommande Capteur d’ouverture – Capteur de fermeture. (T – Co–

Cf).

 Les sorties : Portail – Moteur (P –M).

 Remarque : Dans notre mini projet on va travailler avec la machine de Moore en

utilisant les bascules D.

1. Description des entrées et des sorties du système :

1.1. Variables d’entrées :

 T : Variable logique à 1 quand la télécommande est actionnée.
 Co : Variable logique à 1 quand le portail est ouvert (ouvert complètement).
 Cf : Variable logique à 1 quand le portail est fermé (fermé complètement).

1.2. Variables de sorties :

 P : Quand P est à 0, le portail se ferme, Quand P est à 1 le portail s’ouvre.
 M : Quand M est à 0, le moteur est en arrêt et Quand il est à l’état 1, le moteur est en
marche.
D'après les spécifications du cahier de charge, le portail automatique a 4 états possibles :

 Le moteur est en arrêt et le portail ne s’ouvre pas ; sortie = 0X ; noté E0

 Le moteur est en marche et le portail s’ouvre ; sortie = 11 ; noté E1

 Le moteur est en arrêt et le portail ne se ferme pas ; sortie = 0X ; noté E2

 Le moteur est en marche et le portail se ferme ; sortie = 10 ; noté E3

Le graphe d’état :

Le fonctionnement de notre système est représenté par le graphe d’état ci-dessous :

 La table d’évolution :

Notre système possède quatre états donc pour les coder nous avons besoins de deux variables
et donc on va coder l’état 1 par 00 et l’état 2 par 01 et l’état 3 par 10 et l’état 4 par 11 donc la
table d’évolution de notre système s’écrit sous la forme suivante :
 La simulation à partir du graphe d’état :

La première chose à faire c’est d’ouvrir l’environnement Xilinx pour créer un nouveau projet
à partir de file (new project).

Figure 1:Création d’un projet

Une fenêtre apparaît qui permet de choisir les caractéristiques des composants ainsi que le
langage de programmation :
 Figure 2:Propriétés du composant

En ce qui concerne ce projet on va travailler avec le diagramme d’état donc on va choisir

‘new source’ ‘stat diagram’. Après on va cliquer sur ‘next’.
 Figure 3:Le choix du type de source

Après avoir terminé de spécifier les caractéristiques de notre source, une page où on va
dresser notre graphe d’état va être engendré par Xilinx. En cliquant sur ‘draw stat
machines ‘ pour choisir le nombre d’états de notre graphes, ainsi que sa forme (géométrique)
ensuite on clique sur ‘next’ qui va nous permettre de choisir le type du reset (Synchrone).
 Figure 4:Choix du modèle du graphe d’état

Figure 5:Choix du type de reset

En cliquant deux fois sur l’état, une fenêtre apparait où il faut nommer chaque état et définir
ses sorties éclore.
 Figure 6:Définition des sorties pour chaque état

Après la définition des états, il nous reste que de définir les conditions de passage d’un état à
l’autre, et pour le faire, un double clic sur la flèche reliant deux états crée une fenêtre ‘Edit
condition‘ cette étape est possible.

Figure 7 : définition des conditions de transition

Après la définition de toutes les transitions, voici le graphe d’état définitif de notre système :

Figure 8:Graphe d’état définitif du mini projetsous XILINX

Finalement, il faut compiler notre graphe d’état afin de détecter les erreurs s’ils existent (Voir
la figure 9) et de cliquer sur ‘Close’ afin de prélever le programme de notre projet à partir du
bouton ‘generate HDL’. (Voir la figure 10).
 Figure 9:La compilation du graphe d’état

Figure 10:Le programme VHDL du système

Maintenant il nous reste que de simuler notre programme à l’aide de bouton ‘state bench’.
 Figure11: State Bench

La fenêtre state bench, dans laquelle on clique sur ‘automatictestbench’, et donc notre
simulation qui donne les sorties de notre système en fonction des entées et des états est la
suivante :

Figure 12:La simulation à partir du graphe d’état

 La simulation à partir du programme VHDL :

Cette deuxième étape consiste à utiliser le programme de VHDL sous Xilinx en cliquant sur
project/new-source et on choisit VHDL module. (Voir la figure ci- dessous) :

Figure 13:La simulation à partir du programme VHDL (sélectionner New Source)

Figure14:La simulation à partir du programme VHDL (sélectionner le type de source ‘VHDL

module’)
Maintenant il faut taper le programme qu’on a pris de la 1ère étape dans Xilinx et pour
compiler le programme on clique sur le bouton de ’ Impelement design’

Figure15:La compilation du programme

Si aucune erreur n’est pas détectée, le schéma bloc de notre projet peut être visualisé à partir
d’un clique sur ‘view RTL schematic’.
 Figure16:Le schéma bloc du système

Un double clic sur le schéma bloc donné ci-dessous permet d’afficher le schéma logique
interne de notre projet.

Figure17:Le schéma logique interne du projet

Et pour simuler le projet en utilisant le programme VHDL il faut cliquer sur le fichier
d’extension Dia et après sur ‘New source ‘. (Voir la figure ci-dessous)

Figure 18:Etape 1 pour simuler le projet à partir du programme VHDL

Ensuite une fenêtre apparaît dont il faut choisir ‘Test BenchWaveform‘ et après on clique
sur ‘next’ et ainsi de suite. (Voir la figure suivante) :

Figure 19:Etape 2 pour simuler le projet à partir du programme VHDL

Puis une autre fenêtre sera engendrer qui permet de régler le CLOCK, dans cette fenêtre il
faut choisir ‘Single clock’ et la période du CLOCK (1500ns) et après une clique sur ‘Finish’.

Figure 10:Etape 3 simuler le projet à partir du programme VHDL (réglage du clock)

Après cette étape il faut cliquer sur source et choisir ‘behavioral simulation’. (Voir la figure
ci-après) :

Figure 11:Etape 4 simuler le projet à partir du programme VHDL

Finalement, notre simulation est la suivante. (Voir la figure 22)

Figure 12: Les chronogrammes de la simulation à partir du programme VHDL