ELE6306 – Test de systèmes électroniques

Solution EXAMEN FINAL, Automne 2004

Durée : 2h30
Documents et calculatrices autorisés

1. Exercice 1 (4 pts)
Répondre brièvement aux questions suivantes en justifiant vos réponses :

1.1 Est-il possible d’utiliser un MISR comme générateur de vecteur de test ? Si oui, est-il
indispensable d’avoir un MISR avec un polynôme primitif ? Pourquoi ?
Oui si le nombre de vecteurs à générer est inférieur à 2(n-1). Non, car les vecteurs générés
dépendent des entrées du MISR et il n’y a pas de périodicité dans les vecteurs générés.
1.2 Que représentent les tensions de seuil d’entrée et de sortie d’un circuit intégré ?
Quelles conditions existent-ils entre ces tensions de seuil ?
Tensions à partir des quelles on considère qu’on a un 1 ou un 0 logique.
(Voh > Vih) et (Vol < Vi)
1.3 Pour la génération pseudo-aléatoire, pourquoi le LFSR est plus efficace que le
compteur ? Est-ce que le LFSR est aussi plus efficace pour la génération pseudo-
exhaustive ? Pourquoi ?
Les vecteurs générés par un compteur sont très dépendants. À un moment donné, il n’y a
qu’une partie des bits qui changent. Pour un test pseudo-exhaustif, ça n’a pas d’importance,
car on génère les 2n vecteurs.
1.4 Quel est le type de fautes des mémoires le plus difficile à tester ? Pourquoi ?
Les fautes de voisinage (NPSF). Ça nécessite un très grand nombre de vecteurs pour tester
toutes les combinaisons des cellules voisines.
1.5 Expliquer le fonctionnement du scan reconfigurable en précisant ces avantages et ces
inconvénients.
Permet de reconfigurer la longueur de la chaîne de scan à utiliser en fonction des test à
effectuer en utilisant des multiplexeurs. Le scan configurable diminue le temps d’applications
des vecteurs de test et augmente la surface additionnelle, il nécessite aussi des algorithmes
complexes pour optimiser le temps de test.
1.6 Pourquoi les vecteurs de test générés par un ATPG sont-ils partiellement spécifiés ?
Parce que pour détecter une faute donnée, on n’est pas obligé d’affecter des valeurs à toutes
les entrées primaires du circuit. EN général, il y a un nombre limité d’entrées qui permettent
de contrôler et d’observer une faute donnée.
1.7 En excluant les méthodes de réduction de fautes par équivalence et par implication,
donner une autre méthode qui permet de réduire le nombre de fautes à tester.
Expliquer le fonctionnement de cette méthode.
La méthode d’analyse des fautes par induction, elle permet d’extraire à partir de la vue
physique du circuit les fautes les plus probables.

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ELE6306 – Solution Examen final 1/9 A. Khouas
14/12/2004
1.8 Parmi les deux méthodes de réduction de fautes suivantes : réduction par
implication et réduction par équivalence, a) laquelle qui permet d’obtenir le moins
de fautes et laquelle qui est la plus utilisée ?
C’est l’implication qui permet de réduire le plus de faute, mais c’est l’équivalence qui est la
plus utilisée. En effet, avec l'équivalence, si on détecte une faute on détecte les autres et si on
ne détecte pas une on ne détecte pas les autres, alors qu'avec l'implication, si on détecte une
on détecte les autres mais si on ne détecte pas une on ne peut rien conclure pour les autres.

Remarque : Toutes les questions du sujet pour les quelles je n'ai pas précisé le nombre de points
sont sur 0,5 point.

2. Exercice 2 (2 pts)
Soit un circuit combinatoire ayant 6 entrées primaires (a, b, c, d, e et f) et 5 sorties
primaires (V, W, X, Y et Z) avec :
V = F1 (a, c)
W = F2 (d, f)
X = F3 (a, b, d)
Y = F4 (c, e)
Z = F5 (b, e, f)
2.1 Donner un ensemble minimal de test pseudo-exhaustif pour ce circuit. Expliquer
votre méthode. (2 pts)

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ELE6306 – Solution Examen final 2/9 A. Khouas
14/12/2004
 a b c d e f
V 1 0 1 0 0 0
W 0 0 0 1 0 1
X 1 1 0 1 0 0
Y 0 0 1 0 1 0
Z 0 1 0 0 1 1

a,f b,c d,e

V 1 1 0
W 1 0 1
X 1 1 1
Y 0 1 1
Z 1 1 1

On a p=w=3, donc les vecteurs pseudo-exhaustifs sont :

a b d c=b e=d f=a

0 0 0 0 0 0
0 0 1 0 1 0
0 1 0 1 0 0
0 1 1 1 1 0
1 0 0 0 0 1
1 0 1 0 1 1
1 1 0 1 0 1
1 1 1 1 1 1

3. Exercice 3 (5 pts)
I1

E
I2

C
I3

A
G
G
I4

D
F
I5

B
I6

Figure 3-1

Soit le circuit de la Figure 3-1, I1, I2, … I6 sont des entrées primaires et G est une sortie
primaire.

3.1 Donner la table de vérité en notation (0,1,D,D’) pour la porte NAND.

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ELE6306 – Solution Examen final 3/9 A. Khouas
14/12/2004
 F=A nand B 0 1 D D’
0 1 1 1 1
1 1 0 D’ D
D 1 D’ D’ 1
D’ 1 D 1 D

3.2 Calculer les valeurs de la contrôlabilité combinatoire à 0 et à 1 du signal F et

l’observabilité combinatoire du signal C. Justifier vos calculs.
CC0(F) = CC1(D) + CC1(B) + 1
CC1(B) = Min(CC0(I5), CC0(I6)) + 1 = 2
CC1(D) = Min(CC0(A), CC0(I5)) + 1 = 2
Donc, CC0(F) = 5

CC1(F) = Min(CC0(D), CC0(B)) + 1

CC0(B) = CC1(I5) + CC1(I6) + 1 = 3
CC0(D) = CC1(A) + CC1(I5) + 1
CC1(A) = Min(CC0(I3), CC0(I4)) + 1 = 2
Donc, CC1(F) = 4

CO(C) = CC1(I1) + CO(E) +1

CO(E) = CC1(F) + CO(G) + 1 = 4+1+1=6
Donc, CO(C) = 8
3.3 En utilisant l’algorithme PODEM, trouver tous les vecteurs qui détectent la faute
D@1. Expliquer votre méthode. (1 pt)
Obj 1 : D=0
Bac 2 : I5=1
Sim : D=X
Bac 2 : A=1
Bac 3 : I3=0 ou I4=0
Sim : A=1 ; D=D’
Obj 2 : F=D ou D’
Bac1 : B=1
Bac 2 : I6=
Sim : A=1 ; D=D’; B=1 ; F=D
Obj 3 : G=D ou D’
Bac1 : E=1
Bac 2 : I1=0
ou C=0 Æ I2=1
Sim : A=1 ; D=D’; B=1 ; E=1 ; C=0(si I2=1) ; F=D
Les vecteurs s’écrivent sous l’une des 4 formes suivantes : 0x0x10, 0xx010, 1x0x10 et 1xx010
3.4 En utilisant la simulation de fautes déductive, trouver la liste de toutes les fautes
détectées par le vecteur I1I2I3I4I5I6 = 110011. (1 pt)
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ELE6306 – Solution Examen final 4/9 A. Khouas
14/12/2004
 LA = {A@0}
LB = {B@1} U L5 U L6
LC = {C@1} U L2 U LA
LD = {D@1} U LA U L5
LE = {E@0} U (LC-L1)
LF = {F@0} U (LB ∩ LD)
LG = {G@1} U LE U LF = {G@1, F@0, E@0} U (LC-L1) U (LB ∩ LD)
= {G@1, F@0, E@0, C@1} U (L2 U LA) U (LA U L5)
= {G@1, F@0, E@0, C@1, A@0, I2@0,I5@0}
3.5 Calculer les probabilités des signaux A, B, C, D, E, F, et G, en supposant que la
probabilité des signaux d'entrée est de 1/2. Justifier vos calculs. (1 pt)
PA=PB=3/4
PC=PD=5/8
PE=11/16

PF : I5=0 ==> PF(I5=0) = 0

I5=1 ==> PF(I5=1)= 1-PB*PD=1-PB*(1-PA)
PB=PI6=1/2
PA=3/4
PF(I5=1)=1-(1/2)*(1-3/4)=7/8
Donc PF = 0 + (1/2)*(7/8) = 7/16

PG : A=0 ==> PG(A=0)=1-PE*PF

PC=PD=1
PE=1/2
PF=0 + (1/2)*PF(I5=1,A=0)=1/4
PG(A=0) = 7/8
A=1 ==> PC=PD=1/2
PE=3/4
PF=0 + (1/2)*PF(I5=1,A=1)=1/2
PG(A=1)=5/8
Donc PG = (1-PA)*7/8 + PA*5/8 = 7/32 + 15/32 = 11/16
3.6 Parmi toutes les fautes de collages du circuit, quelle est la faute la plus difficile à
tester ? Donner la probabilité de détection de cette faute (en supposant toujours que
la probabilité des signaux d'entrée est de 1/2). (1 pt)

4. Exercice 4 (3 pts)
4.1 Donner le schéma du LFSR standard (xor externe) correspondant au polynôme
caractéristique suivant : P(X) = 1+ X + X4. Donner dans l'ordre de génération et au
format binaire les 5 premiers vecteurs générés (on utilisera l’ordre suivant : Y1, Y2,
Y3, Y4, avec Y4 étant la sortie rebouclée) par ce LFSR en prenant 1111 comme vecteur
initial.
1111 ; 0111 ; 1011 ; 0101 ; 1010 ; 1101

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ELE6306 – Solution Examen final 5/9 A. Khouas
14/12/2004
4.2 Montrer que le polynôme P(X) est un diviseur du polynôme (1+X15). Que peut-on
conclure ? (1 pt)
4.3 Pour augmenter l’efficacité du LFSR, on souhaite le re-initialiser avec la valeur
Y1Y2Y3Y4 =1000 juste après avoir généré le vecteur Y1Y2Y3Y4 =1001. Modifier le LFSR
standard de la question 4.1 pour qu’il puisse effectuer cette opération. (1,5 pt)

5. Exercice 5 (6 pts)
Soit la carte PCB de la figure 5-1 contenant 4 circuits avec Boundary-Scan. Les plots
TDI/TDO des 4 circuits sont chaînés dans le sens suivant : IC1, IC2, IC3 et IC4. Le tableau
5-1 contient les longueurs des registres instruction ainsi que les codes instruction pour
chacun des 4 circuits.

5.1 On souhaite tester l’intégrité des chaînes JTAG des circuits de la carte en utilisant
deux techniques : Capture_IR et BYPASS, donner et expliquer les différentes
opérations nécessaires pour effectuer ce test en précisant les modes et les vecteurs à
appliquer (ne pas donner les séquences de test). (1 pt)
Il faut charger les modes BYPASS dans les 4 circuits
Pendant le décalage des instructions BYPASS, on teste l’intégrité de la chaîne JTAG en
vérifiant qu’on a bien la séquence 101010x10x à la sortie de TDO de la carte
Une fois les circuits tous les circuits sont en mode BYPASS, décaler la séquence xxxx011 et
vérifier qu’on obtient bien 0000110 sur TDO.
5.2 Donner la séquence complète pour configurer les circuits de la carte et exécuter le
test de la question 5.1 (on suppose qu'on démarre et on revient à l'état RTI). (2 pts)
1- TAP(1, X, Z) Select-DR
2- TAP(1, X, Z) Select-IR
3- TAP(0, X, Z) Capture-IR
4- TAP(0, X, 1) Shift-IR
5- TAP(0, 1, 0) Shift-IR
6- TAP(0, 1, 1) Shift-IR
7- TAP(0, 1, 0) Shift-IR
8- TAP(0, 1, 1) Shift-IR
9- TAP(0, 1, 0) Shift-IR
10- TAP(0, 1, 0/1) Shift-IR
11- TAP(0, 1, 1) Shift-IR
12- TAP(0, 1, 0) Shift-IR
13- TAP(0, 1, 0/1) Shift-IR
14- TAP(1, 1, Z) Exit1-IR
15- TAP(1, X, Z) Update-IR
16- TAP(1, X, Z) Select-DR
17- TAP(0, X, Z) Capture-DR
18- TAP(0, X, 0) Shift-DR
19- TAP(0, 1, 0) Shift-DR
20- TAP(0, 1, 0) Shift-DR
21- TAP(0, 0, 0) Shift-DR
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ELE6306 – Solution Examen final 6/9 A. Khouas
14/12/2004
 22- TAP(0, X, 1) Shift-DR
23- TAP(0, X, 1) Shift-DR
24- TAP(0, X, 0) Shift-DR
25- TAP(1, X, Z) Exit1-DR
26- TAP(1, 1, Z) Exit1-DR
27- TAP(1, X, Z) Update-DR
28- TAP(0, X, Z) RTI
5.3 On souhaite tester les deux interconnexions entre les circuits IC1 et IC2, dans quels
modes faut-il configurer les différents circuits de la carte ?
IC1 et IC2 : EXTEST
IC3 et IC4 : BYPASS
5.4 Donner les vecteurs à utiliser pour effectuer le test de la question 1- afin de tester les
fautes de collages, de courts-circuits et de circuits ouverts ?
En utilisant l’algorithme « Walking 1’s and 0’s » on obtient deux vecteurs qui sont :
O1_1=1 ; O1_3=0 et O1_1=0 ; O1_3=1
5.5 Donner la séquence complète pour configurer la carte et exécuter le test de la
question 1- (on suppose qu'on démarre et on revient à l'état RTI). (2 pts)
29- TAP(1, X, Z) Select-DR
30- TAP(1, X, Z) Select-IR
31- TAP(0, X, Z) Capture-IR
32- TAP(0, X, 1) Shift-IR
33- TAP(0, 1, 0) Shift-IR
34- TAP(0, 1, 1) Shift-IR
35- TAP(0, 1, 0) Shift-IR
36- TAP(0, 1, 1) Shift-IR
37- TAP(0, 0, 0) Shift-IR
38- TAP(0, 0, X) Shift-IR
39- TAP(0, 0, 1) Shift-IR
40- TAP(0, 0, 0) Shift-IR
41- TAP(0, 0, X) Shift-IR
42- TAP(1, 0, Z) Exit1-IR
43- TAP(1, X, Z) Update-IR

44- TAP(1, X, Z) Select-DR

45- TAP(0, X, Z) Capture-DR
46- TAP(0, X, 0) Shift-DR
47- TAP(0, 1, 0) Shift-DR
48- TAP(0, X, X) Shift-DR
49- TAP(0, 0, X) Shift-DR
50- TAP(0, X, X) Shift-DR
51- TAP(0, X, X) Shift-DR
52- TAP(1, X, Z) Exit1-DR
53- TAP(1, X, Z) Update-DR

54- TAP(1, X, Z) Select-DR

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ELE6306 – Solution Examen final 7/9 A. Khouas
14/12/2004
 55- TAP(0, X, Z) Capture-DR
56- TAP(0, X, 0) Shift-DR
57- TAP(0, X, 0) Shift-DR
58- TAP(0, 0, X) Shift-DR
59- TAP(0, X, X) Shift-DR
60- TAP(0, 1, X) Shift-DR
61- TAP(0, X, 0) Shift-DR
62- TAP(0, X, X) Shift-DR
63- TAP(0, X, 1) Shift-DR
64- TAP(1, 1, Z) Exit1-DR
65- TAP(1, X, Z) Update-DR

66- TAP(1, X, Z) Select-DR

67- TAP(0, X, Z) Capture-DR
68- TAP(0, X, 0) Shift-DR
69- TAP(0, X, 0) Shift-DR
70- TAP(0, X, X) Shift-DR
71- TAP(0, X, X) Shift-DR
72- TAP(0, X, X) Shift-DR
73- TAP(0, X, 1) Shift-DR
74- TAP(0, X, X) Shift-DR
75- TAP(0, X, 0) Shift-DR
76- TAP(1, 1, Z) Exit1-DR
77- TAP(1, X, Z) Update-DR
78- TAP(0, X, Z) RTI

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ELE6306 – Solution Examen final 8/9 A. Khouas
14/12/2004
 Figure 5-1
5.6

Codes instruction
Circuit IR
BYPASS EXTEST INTEST PRELOAD
IC1 3 111 000 001 100
IC2 3 111 000 001 100
IC3 2 11 00 01 10
IC4 2 11 00 01 10
Tableau 5-1

Bon examen !
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ELE6306 – Solution Examen final 9/9 A. Khouas
14/12/2004