ELE6306 – Test de systèmes électroniques

Solution EXAMEN FINAL, Automne 2005

Durée : 2h30
Documents et calculatrices autorisés

1. Exercice 1 (5 pts)
Répondre brièvement aux questions suivantes en justifiant vos réponses :

1.1 Quels sont les paramètres importants dont il faut tenir compte pour fixer le niveau
de qualité d’un circuit donné ?
Le niveau de qualité de la carte utilisant le circuit intégré en question.
Le nombre de circuits intégrés sur la carte en question.
1.2 Pourquoi pour un processus de fabrication donné, le test de caractérisation est
effectué sur seulement un lot de circuits intégrés et pas sur tous les circuits intégrés ?
Le test de caractérisation ne détecte pas les défauts de fabrication, mais permet de vérifier les
limites de fonctionnement du circuit intégré. Ces limites sont en général identiques pour tous
les circuits intégrés tant qu’on n’a pas modifié le processus de fabrication.
1.3 Que représentent les marges de bruit d’une famille logique ?
Les marges de bruit représentent la robustesse de la famille logique, c-à-d la capacité à
reconnaître les niveaux logiques 0 et 1 en présence du bruit.
1.4 En supposant que le processus de fabrication est fixe, comment peut-on améliorer le
rendement pour un circuit intégré donné ?
Réduire la surface du circuit.
Analyser les circuits défectueux pour améliorer le layout du circuit.
1.5 Quel est l’avantage principal d’un simulateur « Even Driven » ?
L’avantage principal de ce type de simulateur est la vitesse. En effet, le simulateur « Even
Driven » ne simule que les portes dont une des entrées a changé, ce qui permet de réduire
considérablement le temps de simulation
1.6 Quelles sont les étapes importantes d’un algorithme de génération automatique de
vecteurs de test ?
Il y a 2 étapes importantes :
Étape d’activation de la faute.
Étape de propagation de la faute.
1.7 Comment et dans quels contextes utilise-t-on les mesures de contrôlabilité et
d’observabilité d’un signal donné ? (1pt)
On utilise ces mesures de testabilités dans les algorithmes de génération automatique de
vecteurs de test et dans les techniques d’insertion de points de test. Pour les ATPG, les
mesures de contrôlabilité permettent de choisir les meilleurs portes à travers les quelles on
remonte (backtrace) jusqu’aux entrées primaires et les mesures d’observabilité permettent de
choisir les meilleurs portes à travers les quelles on propage la faute jusqu’aux sorties
primaires.

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ELE6306 – Solution Examen final 1/8 A. Khouas
29/11/2005
1.8 Quel est le problème majeur des algorithmes de génération automatique de vecteurs
de test ? Quelle est la source de ce problème ?
Problème de remontées (backtraces) avec conflits qui est du aux reconvergences dans le circuit
des signaux ayant un fanout > 1.
1.9 Quelle est la différence entre les deux éléments mémoires suivants : « Multiplexed
Data Flip-Flop » et « Two-Port Flip-Flop » ?
Les deux sont des éléments mémoires avec scan, ce qui les différencie est la méthode utilisée
pour le choix des modes normal et scan. MD-FF utilise un multiplexeur pour choisir entre
l’entrée scan et l’entrée fonctionnelle et 2P-FF utilise deux horloges.

Remarque : Toutes les questions du sujet pour les quelles je n'ai pas précisé le nombre de points
sont sur 0,5 point.

2. Exercice 2 (5 pts)
On suppose que le rendement Y d’un processus de fabrication de circuits intégrés est
donné par la formule suivante :

d ∗ A −0.5
Y = (1 + )
0.5
d est la densité de défauts (nombre de défauts par cm2).
A est la surface du circuit intégré en cm2.

2.1 On souhaite fabriquer un circuits intégré ayant une surface de 1 cm2 avec un
processus de fabrication ayant une densité de défaut de 0.5 défaut/cm2. Calculer le
rendement pour ce circuit.
Y =1/ sqrt(1+0.5*1/0.5) = 70.7 %
2.2 On suppose que le processus de fabrication utilise des gaufres « wafers » qui
permettent de fabriquer 400 dés « dies » ayant une surface de 1 cm2. On suppose que
le coût de fabrication d’une gaufre est de 100$ et que le coût de test de la gaufre est
de 100$. Quel est le coût total de revient par bon dé ? (1pt)
Nombre de dés par gaufre = 400
Nombre de dés non défectueux = 400 * Y
Coût de revient = coût total / nombre de dés non défectueux = 200/400/Y = 0.71 $
2.3 Un des inconvénients des techniques de conception en vue du test « DFT » est
l’augmentation en surface engendrée par ces techniques. En vous basant sur les
questions précédantes, expliquer comment l’augmentation de la surface affecte-t-elle
le coût de revient d’un dé ?
L’augmentation en surface affecte le coût de revient à deux niveaux :
Ça diminue le rendement.
Ça diminue le nombre total de dés par gaufre.

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ELE6306 – Solution Examen final 2/8 A. Khouas
29/11/2005
2.4 Pour le circuit de la question 2.1, on souhaite implémenter une technique de
conception en vue du test qui permet de ramener le coût du test de la gaufre à 50$.
Mais cette technique de DFT augmente de 10% la surface du circuit intégré. Est-il
plus avantageux d’appliquer cette technique ou non ? justifier votre réponse (2 pts)
Adft = 1+ 1*0.1 = 1.1 cm2
Ydft = 1/ sqrt(1+0.5*1.1/0.5) = 69 %
Nombre de dés par gaufredft = 400/1.1 = 363.63
Nombre de dés non défectueudft x = 363.63 * Ydft =250.9
Coût de revientdft = 150/250.9 =0.60$
Cette technique de DFT est donc plus avantageuse en terme de coût de revient par circuit.
2.5 Pour un processus donné de fabrication de circuits intégrés, est-il possible de
fabriquer un circuit intégré ayant une surface de l’ordre de la surface de la gaufre ?
Justifier votre réponse. (1pt)
Oui si le circuit à fabriquer est composé de plusieurs cellules identiques et si on prévoit des
cellules supplémentaires et un mécanisme de diagnostic et de remplacement des cellules
défectueuses.
Non sinon, car la majorité ou la totalité (selon la surface du circuit) des circuits fabriqués
seront défectueux.

3. Exercice 3 (5 pts)

A1 S1
S4
A2

A3 S2
A4 S7
S5 S6

A5 S3
A6

A7 F

A8

Figure 3-1

Soit le circuit de la Figure 3-1, A1, A2, … A8 sont des entrées primaires et F est une sortie
primaire.

3.1 Donner la table de vérité en notation (0,1,D,D’) pour la porte XOR.

F=A xor B 0 1 D D’
0 0 1 D D’
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ELE6306 – Solution Examen final 3/8 A. Khouas
29/11/2005
 1 1 0 D’ D
D D D’ 0 1
D’ D’ D 1 0

Tab. 3-1

3.2 Calculer l’observabilité combinatoire CO(A5) du signal A5. Justifier vos calculs. (1pt)
CO(A5) = CO(S3) + 1 + Min(CC1(A6) ; CC0(A6)) =CO(S3) + 2

CO(S3) = CO(S5) + 1 + CC0(S2)

CC0(S2) = Min(CC0(A3) + CC0(A4) ; CC1(A3) + CC1(A4)) + 1 = 3
CO(S3) = CO(S5) + 1 + 3 = CO(S5) + 4
CO(A5) = CO(S5) + 4 + 2 = CO(S5) + 6

CO(S5) = CO(S6) + 1
CO(A5) = CO(S6) + 1 + 6 = CO(S6) + 7

CO(S6) = CO(S7) + CC0(S4) + 1

CC0(S4) = CC0(S1) + CC0(S2) + 1
CC0(S1) = CC0(S2) = 3
CC0(S4) = 3 + 3 + 1 = 7
CO(S6) = CO(S7) + 7 + 1 = CO(S7) + 8
CO(A5) = CO(S7) + 8 + 7 = CO(S7) + 15

CO(S7) = CO(F) + CC1(A7) + CC1(A8) + 1 = 4

CO(A5) = 4 + 15 = 19
3.3 En utilisant l’algorithme D, trouver tous les vecteurs qui détecte la faute A1@0.
Expliquer les différentes étapes. (1 pt)
Setup : A1=1 ==> A1=D ;
Propagation : A2=0 ou 1 ==> S2=D ou D’
S2=0 ==> S4=D ou D’
S6=0 ==> S7= D ou D’
A7A8=11 ==> F=D ou D’
Justification : S6=0 ==> S5=1
S5=1 ==> S2=1 (conflit) ou S3=1
S3=1 ==> A5A6=01 ou 10
S2=0 ==> A3A4=00 ou 11
Les vecteurs qui détectent la faute A1@0 sont de la forme :
A1, A2, … A8 = 1x000111, 1x001011, 1x110111, 1x111011 (8 vecteurs)
3.4 En utilisant la simulation de fautes déductive, trouver la liste de toutes les fautes
détectées par le vecteur A1A2…A8 = 11111111. (1pt)
S1S2…S7F = 0 0 0 1 1 0 1 1
LS1 ={S1@1} ∪ (LA1 ∪ LA2) – (LA1 ∩ LA2) = {S1@1;A1@0;A2@0}
LS2 ={S2@1} ∪ (LA3 ∪ LA4) – (LA3 ∩ LA4) ={S2@1;A3@0;A4@0}
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ELE6306 – Solution Examen final 4/8 A. Khouas
29/11/2005
 LS3 ={S3@1} ∪ (LA5 ∪ LA6) – (LA5 ∩ LA6) = {S3@1;A5@0;A6@0}
LS4 ={S4@1} ∪ (LS2 ∪ LS1) – (LS2 ∩ LS1)
= {S4@1;S2@0;A3@0;A4@0;S1@1;A1@0;A2@0}
LS5 ={S5@1} ∪ (LS3 ∪ LS2) – (LS3 ∩ LS2)
= {S5@1;S3@1;A5@0;A6@0;S2@0;A3@0;A4@0}
LS6 ={S6@0} ∪ LS5
= {S6@0; S5@1; S3@1;A5@0;A6@0;S2@0;A3@0;A4@0}
LS7={S7@0} ∪ (LS6 – LS4) = {S7@0;S6@0;S5@1;S3@1;A5@0;A6@0}
LF = {F@0} ∪ LA7∪ LA8 ∪ LS7
= {F@0; A7@0;A8@0;S7@0;S6@0;S5@1;S3@1;A5@0;A6@0}
3.5 Calculer les probabilités des signaux S1, S2, S3, S4, S5, S6, S7 et F, en supposant que
la probabilité des signaux d'entrée est de 1/2, expliquer vos calculs. (1pt)
Ps1 = Ps2 = Ps3 = PA1.(1-PA2) + (1-PA1).PA2 = 1/2*1/2+1/2*1/2 = 1/2
Ps4 = Ps5 = 1- (1-Ps1)(1-Ps2) = 3/4
Ps6 = 1/4
Ps7 : S2=0 ==>Ps7(S2=0) = 3/4
S2=1 ==>Ps7(s2=1) = 1
Ps7 = Ps2.1 + (1-Ps2).3/4 = 1/2+3/8 = 7/8
PF = 1/2 . 1/2 . 7/8 = 7/32
3.6 Calculer les probabilités de détection des fautes suivantes : A1@1 et S2@1 (en
supposant toujours que la probabilité des signaux d'entrée est de 1/2), expliquer vos
calculs.
PA1@0 = (1-PA1).(1-Ps2).(1-Ps6).PA7.PA8 = 1/16 . 1/8 = 3/64
PS2@0 = (1-PS2).Max((1-Ps1).(1-Ps6) ;(1-Ps3).(1-PS4)).PA7.PA8 =1/8 . 1/8 = 3/64

4. Exercice 3.6 (5 pts)

Soit la carte PCB de la figure 5-1 contenant 4 circuits avec Boundary-Scan. Les plots
TDI/TDO des 4 circuits sont chaînés dans le sens suivant : IC1, IC2, IC3 et IC4. Le tableau
5-1 contient les longueurs des registres instruction ainsi que les codes instruction pour
chacun des 4 circuits.

4.1 Dans le mode INTEST, à quel état le vecteur décalé est-il appliqué au cœur du circuit
sous test ?
Update.
4.2 Dans le mode EXTEST, à quel état le vecteur décalé est-il appliqué aux
interconnexions du circuit sous test ?
Update.
4.3 On souhaite effectuer les opérations suivantes :
1) Faire fonctionner les circuits IC1, IC2 et IC3 en mode normal.
2) Observer les entrées sorties du circuit IC3.
3) Tester le cœur du circuit IC4.
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ELE6306 – Solution Examen final 5/8 A. Khouas
29/11/2005
 Dans quels modes faut-il configurer les différents circuits de la carte ? (1 pt)
IC1 et IC2 : BYPASS
IC3: SAMPLE/PRELOAD
IC4: INTEST
4.4 Donner la séquence complète pour configurer les circuits IC1, IC2 et IC3 en mode
BYPASS et le circuit IC4 en mode EXTEST (on suppose qu'on démarre et on revient à
l'état RTI). (1 pt)
La séquence de bits à entrer est : 1111111100
TAP(1, X, Z) Select-DR
TAP(1, X, Z) Select-IR
TAP(0, X, Z) Capture-IR
TAP(0, X, 1) Shift-IR
TAP(0, 0, 0) Shift-IR
TAP(0, 0, 1) Shift-IR
TAP(0, 1, 0) Shift-IR
TAP(0, 1, 1) Shift-IR
TAP(0, 1, 0) Shift-IR
TAP(0, 1, 0/1) Shift-IR
TAP(0, 1, 1) Shift-IR
TAP(0, 1, 0) Shift-IR
TAP(0, 1, 0/1) Shift-IR
TAP(1, 1, Z) Exit1-IR
TAP(1, X, Z) Update-IR
TAP(1, X, Z) Select-DR
TAP(0, X, Z) RTI
4.5 On suppose que les circuits IC1, IC2 et IC3 sont en mode BYPASS et le circuit IC4 en
mode INTEST. Donner la séquence complète pour tester le circuit IC4 avec les deux
vecteurs suivants (on suppose qu'on démarre et on revient à l'état RTI) : (2 pts)
a. I4_1 I4_2 I4_3 = 001 ==> O4_1 O4_2 O4_3 = 110
b. I4_1 I4_2 I4_3 = 110 ==> O4_1 O4_2 O4_3 = 001

TAP(1, X, Z) Select-DR
TAP(0, X, Z) Capture-DR
TAP(0, X, X) Shift-DR
TAP(0, 1, X) Shift-DR
TAP(0, X, X) Shift-DR
TAP(0, X, X) Shift-DR
TAP(1, X, Z) Exit1-DR
TAP(1, X, Z) Update-DR

TAP(1, X, Z) Select-DR
TAP(0, X, Z) Capture-DR
TAP(0, X, 0) Shift-DR
TAP(0, 1, 1) Shift-DR
TAP(0, 1, 1) Shift-DR
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ELE6306 – Solution Examen final 6/8 A. Khouas
29/11/2005
 TAP(0, 0, X) Shift-DR
TAP(0, X, X) Shift-DR
TAP(0, X, X) Shift-DR
TAP(1, X, Z) Exit1-DR
TAP(1, X, Z) Update-DR

TAP(1, X, Z) Select-DR
TAP(0, X, Z) Capture-DR
TAP(0, X, 1) Shift-DR
TAP(0, X, 0) Shift-DR
TAP(0, X, 0) Shift-DR
TAP(1, 1, Z) Exit1-DR
TAP(1, X, Z) Update-DR
TAP(0, X, Z) RTI

Figure 4-1
4.6

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ELE6306 – Solution Examen final 7/8 A. Khouas
29/11/2005
 Codes instruction
Circuit IR
BYPASS EXTEST INTEST PRELOAD
IC1 3 111 000 001 100
IC2 3 111 000 001 100
IC3 2 11 00 01 10
IC4 2 11 00 01 10
Tableau 4-1

Bon examen !

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ELE6306 – Solution Examen final 8/8 A. Khouas
29/11/2005