Solution Aut06

ELE6306 – Test de systèmes électroniques
Solution EXAMEN FINAL, Automne 2006

Durée : 2h30
Documents et calculatrices autorisés
1. Exercice 1 (5 pts)
Répondre brièvement aux questions suivantes en justifiant vos réponses :
1.1 Quel est l’avantage de l’élément mémoire 2P-FF «Two-Port Flip-Flop» par rapport à
MD-FF « Multiplexed Data Flip-Flop » ?
Délai.
1.2 Quelles sont les sources des fautes indétectables ? Est-il possible de détecter ces
fautes avec un test exhaustif ? Pourquoi ?
Redondance. Non.
1.3 Que représentent les valeurs des tensions de force et de compare d’un testeur ?
Tensions appliquées et tensions mesurées.
1.4 Quels sont les deux types de méthodes de DFT qui existent ? Donner la définition de
chaque type.
Ad hoc et structurées.
1.5 Le polynôme caractéristique d’un MISR doit-il être primitif ? Pourquoi ?
Non car on n’a pas besoin de générer tous les vecteurs.
1.6 Donner un exemple d’architecture d’une cellule du registre Boundary-Scan en
expliquant son fonctionnement. (1pt)
1.7 Dans le mode EXTEST de la norme JTAG, à quel état un nouveau vecteur décalé est-
il appliqué aux interconnexions et à quel état les résultats du vecteur sont-ils copiés
dans le registre JTAG ?
Update_DR et Capture_DR.
1.8 La norme JTAG impose un mode Sample/Preload, expliquer le fonctionnement de
ce mode (fonctionnement de la chaîne JTAG et du circuit) ?
Voir acétates.
1.9 Pourquoi dans le cas du test intégré, les méthodes de compression utilisées pour
l’analyse des réponses sont irréversibles, ce qui engendre le problème de masquage
de fautes ?
Minimiser le matériel utilisé.
Remarque : Toutes les questions du sujet pour les quelles je n'ai pas précisé le nombre de points
sont sur 0,5 point.
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ELE6306 – Solution Examen final 1/8 A. Khouas
28/11/2006
On considère l’algorithme « March C » suivant :
{8 (w0); ⇑ (r 0, w1); ⇑ (r1, w0); ⇓ (r 0, w1); ⇓ (r1, w0); 8 (r 0)}
2.1 Quelle est la complexité de cet algorithme ?

10N
2.2 Montrer que cet algorithme détecte les fautes d’inversion.
La condition pour tester les fautes d’inversion est :
{8 (w0); ⇑ (r 0, w1); ⇓ (r1, w0); 8 (r 0)}
2.3 Montrer que cet algorithme détecte les fautes idempotentes. (1pt)
La condition pour tester les fautes idempotentes est :
{8 (w0); ⇑ (r 0, w1); ⇑ (r1, w0); ⇓ (r 0, w1); ⇓ (r1, w0); 8 (r 0)}
2.4 Montrer que cet algorithme détecte les fautes dynamiques. (1pt)
La condition pour tester les fautes dynamiques est :
{8 (w0); ⇑ (r 0, w1); ⇑ (r1, w0); ⇓ (r 0, w1); ⇓ (r1, w0); 8 (r 0)}
3. Exercice 2.3 (7 pts)
Figure 3-1
Soit les circuits des figures 3-1 et 3-2. Les signaux A, B, …, G sont des entrées primaires et
le signal S est une sortie primaire.
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28/11/2006
3.1 Pour la porte K (NAND à 3 entrées), donner en notation 0, 1, D et D’, la sortie de la
porte pour les combinaisons suivantes des entrées : (0, D, D’), (1, D, D’), (1, D, D) et
(D, D, D’).
K(0, D, D’) = 1
K(1, D, D’) = 1
K(1, D, D) = D’
K(D, D, D’) = 1
3.2 Pour le circuit de la Figure 3-1, calculer les contrôlabilités combinatoires à 0 et à 1 et
des signaux H, J, K, et S. Justifier vos calculs. (1pt)
CC0(A)=CC0(B)=CC0(C)=CC0(D)=CC0(E)=1
CC1(A)=CC1(B)=CC1(C)=CC1(D)=CC1(E)=1
CC1(H) = Min(CC0(C) ; CC0(D)) + 1 = 2

CC0(H) =CC1(C) + CC1(D) + 1 = 3
CC1(J) = Min(CC0(A) ; CC0(B) ; CC0(H)) + 1 = 2

CC0(J) =CC1(A) + CC1(B) +CC1(H) + 1 = 5
CC1(K) = Min(CC0(H) ; CC0(B) ; CC0(E)) + 1 = 2

CC0(K) =CC1(H) + CC1(B) +CC1(E) + 1 = 5
CC1(S) = CC1(J) + CC1(K) + 1 = 5

CC0(S) = Min(CC0(J) ; CC0(K)) + 1 = 6
3.3 Pour le circuit de la Figure 3-1, calculer l’observabilité combinatoire des signaux B,
H, J, et K. Justifier vos calculs.
CO(S) = 1
CO(J) = CC1(K) + CO(S) + 1 = 4
CO(K) = CC1(J) + CO(S) + 1 = 4
CO(H) = Min (CC1(A) + CC1(B) +CO(J) ; CC1(E) + CC1(B) + CO(K)) + 1 = 7
CO(B) = Min (CC1(A) + CC1(H) +CO(J) ; CC1(E) + CC1(H) + CO(K)) + 1 = 8
3.4 Pour le circuit de la Figure 3-1, calculer les probabilités des signaux H, J, K et S, en
supposant que la probabilité des signaux d'entrée est de 1/2. Expliquer vos calculs.
(1pt)
PA = PB = PC = PD = PE =1/2
PH = 1 - PC.PD = 3/4
PJ = 1 - PA.PB.PH = 13/16
PK = 1 – PB.PH.PE = 13/16
Pour le calcul de PS on a 2 cas :

1) B=0 ou H=0 : ==> PS=1
2) B=1 et H=1 : ==> PJ=PK=1/2 et PS=1/4
PS = Prob(B=0 ou H=0).1 +Prob(B=1 et H=1).1/4
Prob(B=1 et H=1) = 1/2.3/4 = 3/8
Prob(B=0 ou H=0) = 1- Prob(B=1 et H=1) = 1 – 3/8 = 5/8
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28/11/2006
==> PS = 5/8 + 3/8.1/4 = 23/32
3.5 Pour le circuit de la Figure 3-1, calculer les probabilités de détection des fautes
suivantes : A@0, B@0, C@0 et H@0. Expliquer vos calculs.
PA@0 = PA.PB.PH.PK = 1/2.1/2.3/4. 13/16 = 39/256
PB@0 = PB.Max(PA.PH.PK ; PE.PH.PJ) = 1/2.1/2.3/4. 13/16 = 39/256
PC@0 = PC.PD.Max(PA.PB.PK ; PE.PB.PJ) = 1/2.1/2.1/2.1/2.13/16 = 13/256
PH@0 = PH.Max(PA.PB.PK ; PE.PB.PJ) = 3/4.1/2.1/2.13/16 = 39/256
3.6 Calculer le nombre de vecteurs aléatoires nécessaires pour détecter l’ensemble des
fautes de la question précédente avec un niveau de confiance de 95% sur la qualité
de détection de fautes.
Le nombre de vecteur N doit vérifier : N >= ln(1-C)/ln(1-dmin)
On a C=0,95 et dmin = 13/256
Donc : N = 58
Figure 3-2
3.7 Pour le circuit de la Figure 3-2, en utilisant l’algorithme D, trouver un vecteur qui
détecte la faute E@1. Expliquer les différentes étapes. (1 pt)
Setup : E=0 (PI) ==> E=D’
Propagation : L=1 ==> M=D
A=1 (PI) ==> N=D’ et P=D’
Q=1 ==> pas d’implication
R=1 ==> S=D (fin de la propagation)
Justification : R=1 ==> G=0 (PI) ou H=0
Q=1 ==> F=0 (PI)
L=1 ==> J=1 et K=1
J=1 ==> B=0 ou C=0 ou H=0
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28/11/2006
K=1 ==> B=0 ou D=0 ou H=0
H=0 ==> C=0 et D=0 (optionnel)
Un vecteur qui détecte la faute A1@0 est : ABCDEFG = 10xx011

3.8 Pour le circuit de la Figure 3-2, en utilisant la simulation de fautes déductive, trouver
la liste de toutes les fautes détectées par le vecteur ABCDEFG = 0000011. (1.5pt)
LH ={H@0} ∪ (LC ∩ LD) = {H@0}
LJ ={J@0} ∪ (LA ∪ LB) – LH ={J@0}
LK ={K@0} ∪ (LB ∪ LD) – LK ={K@0}
LL ={L@0} ∪ LJ ∪ LK = {L@0;J@0;K@0}
LM ={M@0} ∪ (LE –LL) = {M@0;E@1}
LN ={N@0} ∪ LA - (LL ∩ LM) = {N@0}
LP ={P@0} ∪ (LA ∩ LE) – LM = {P@0}
LQ ={Q@1} ∪ (LL ∪ LF) = {Q@1;F@0; L@0;J@0;K@0}
LR={R@1} ∪ LL ∪ LH ∪ LG = {R@1;G@0;H@0; L@0;J@0;K@0}
LS = {S@1} ∪ (LQ ∩ LR) - (LN ∪ LP) = {S@1; L@0;J@0;K@0}
Soit la carte PCB de la figure 5-1 contenant 4 circuits avec Boundary-Scan. Les plots
TDI/TDO des 4 circuits sont chaînés dans le sens suivant : IC1, IC2, IC3 et IC4. Le tableau
5-1 contient les longueurs des registres instruction ainsi que les codes instruction pour
chacun des 4 circuits.
4.1 Quelles sont les différentes méthodes qui permettent de tester l’intégrité de la chaîne
JTAG ? (1pt)
Mode BYPASS.
Mode IDCODE.
Chargement des bits ‘10’ dans les LSB du registre d’instruction pendant le chargement d’une
nouvelle instruction.
4.2 On souhaite effectuer en parallèle les opérations suivantes :
1) Faire fonctionner les circuits IC3 et IC4 en mode normal.
2) Observer les entrées sorties du circuit IC3.
3) Tester les interconnexions entre les circuits IC1 et IC2.
Dans quels modes faut-il configurer les différents circuits de la carte ? (1 pt)
IC4: BYPASS
IC3: SAMPLE/PRELOAD
IC1 et IC2: EXTEST
4.3 Donner la séquence complète pour configurer les circuits IC2 et IC3 en mode
BYPASS et les circuits IC1 et IC4 en mode EXTEST (on suppose qu'on démarre et on
revient à l'état RTI). (1 pt)
La séquence de bits à entrer est : 0001111100
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28/11/2006
TAP(1, X, Z) Select-DR
TAP(1, X, Z) Select-IR
TAP(0, X, Z) Capture-IR
TAP(0, X, 1) Shift-IR
TAP(0, 0, 0) Shift-IR
TAP(0, 1, 0/1) Shift-IR
TAP(0, 0, 0/1) Shift-IR
TAP(1, 0, Z) Exit1-IR
TAP(1, X, Z) Update-IR
TAP(0, X, Z) RTI
4.4 On suppose que les circuits IC2 et IC3 sont en mode BYPASS et les circuits IC1 et IC4
en mode INTEST. Donner la séquence complète pour tester les interconnexions entre
les circuits IC1 et IC4 en appliquant en sortie du circuit IC1 les vecteurs suivants :
a. O1_2 O1_3 = 00
b. O1_2 O1_3 = 11
c. O1_2 O1_3 = 01
On suppose qu'on démarre et on revient à l'état RTI. (2 pts)

TAP(0, X, Z) Capture-DR
TAP(0, X, X) Shift-DR
TAP(0, 0, X) Shift-DR
TAP(1, X, Z) Exit1-DR
TAP(1, X, Z) Update-DR
TAP(0, X, 0) Shift-DR
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28/11/2006
TAP(0, X, Z) RTI
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28/11/2006
Figure 4-1
4.5
Codes instruction
Circuit IR
BYPASS EXTEST INTEST PRELOAD
IC1 3 111 000 001 100
IC2 3 111 000 001 100
IC3 2 11 00 01 10
IC4 2 11 00 01 10
Tableau 4-1
Bon examen !
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28/11/2006

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{8 (w0); ⇑ (r 0, w1); ⇑ (r1, w0); ⇓ (r 0, w1); ⇓ (r1, w0); 8 (r 0)}

2.1 Quelle est la complexité de cet algorithme ?

3. Exercice 2.3 (7 pts)

CC1(H) = Min(CC0(C) ; CC0(D)) + 1 = 2

CC1(J) = Min(CC0(A) ; CC0(B) ; CC0(H)) + 1 = 2

CC1(K) = Min(CC0(H) ; CC0(B) ; CC0(E)) + 1 = 2

CC1(S) = CC1(J) + CC1(K) + 1 = 5

Pour le calcul de PS on a 2 cas :

Un vecteur qui détecte la faute A1@0 est : ABCDEFG = 10xx011

On suppose qu'on démarre et on revient à l'état RTI. (2 pts)

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