Microprocesseurs

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 I. STRUCTURE INTERNE
Selon l’architecture de von Neumann un système à base de µP est structuré
comme suit:
 4 unités Microcontrôleur
 3 bus

Microprocesseur

FHC, UMBB
 I. STRUCTURE INTERNE
1. Unité Arithmétique et Logique (UAL) et ses registres
• Le lieu des opérations arithmétiques (+, -, *, /) ou logiques (ET, OU, NOT,
etc.).
• Un ensemble de registres « généraux » permettant de stoker
temporairement les opérandes et résultats en cours.
• L’accumulateur désigne le registre essentiel qui stocke l’une des deux
opérandes et le résultat.
Accumulateurs

FHC, UMBB 3
 I. STRUCTURE INTERNE
2. Unité Mémoire

2 types de mémoires fonctionnellement et technologiquement différentes:

Mémoire de masse (ROM, Read Only

Memory):
stocke le programme de fonctionnement du
µP
Mémoire vive (RAM, Random Access
Memory) :
stocke les données temporaires comme les
consignes utilisateurs ou les résultats
intermédiaires.

 Une position mémoire particulière est sélectionnée par le biais de

son adresse, puis lue ou écrite via le bus de données

FHC, UMBB 4
 I. STRUCTURE INTERNE
3. Unité de contrôle (UC)
• Permet à l’aide de l’horloge la synchronisation et le cadencement des
opérations du µP
• Le décodage et la conversion en langage machine (µP) des instructions
élémentaires qui arrivent au µP en provenance de la mémoire
• Gestion des interruptions externes provenant de l’utilisateur

FHC, UMBB 5
 I. STRUCTURE INTERNE
L’Unité de contrôle (UC) est constituée de :

• Un Decodeur
• Un Sequenceur avec une horloge
• Un ensemble de registres:  PC (Program counter) qui
contient l'adresse de la prochaine
instruction à exécuter
 IR (Instruction Register) qui
contient le code de l'instruction à
exécuter
 SP (stack Pointer) est l’indicateur
de l’adresse disponible dans la
pile
 SR ou RE (Status Register) qui est
le registre d’ état de l’opération
SP exécutée

Unité de Contrôle
UAL + Registres
FHC, UMBB 6
 I. STRUCTURE INTERNE
4. Unité entrées et sorties (E/S)
Interface entre l’utilisateur (Operateur) et le Microprocesseur en
adaptant la forme (série ou parallèle) (analogique ou numérique)
ainsi que l’amplitude des signaux et données transmises.
2 types de communications:
• Communication série: les bits sont
transmis les uns après les autres
• Communication parallèle: les bits sont
transmis simultanément

FHC, UMBB 7
 I. STRUCTURE INTERNE
5. LES BUS:

BD: (Bus de données): C’est un ensemble de lignes qui

vehiculent la donnee de l’instruction a exécuter (cette
donnee est transmises au microprocesseur par les
unites de memoire et d’E/S )

BA: (Bus d’adresse): c’est un ensemble de lignes

unidirectionnelles qui transportent l’adresse de
l’instruction a excecuter par le microprocesseur

BC: (Bus de Contrôle): c’est un ensemble hétérogène

de lignes qui vehiculent des signaux permettant de
controller (cadencement, Reset, interruption, etc.) le
focntionnement du microprocesseur
FHC, UMBB 8
 Architectures: Von Neumann vs Harvard

 Architecture Von Neumann :

- séparation des espaces mémoires
programme et données

 Architecture Harvard:
- mémoires programme et données distinctes,
- bus programme et données distincts,
- transfère simultané des instructions à
exécuter et des données.
- modèle plus rapide que Von Neumann,
- structure interne plus complexe complexité
interne de la structure.

FHC, UMBB 9
 II. STRUCTURE EXTERNE
1. Schema minimal d’un système à microprocesseur

BC : Bus de Contrôle
BA : Bus d’adresse
Microprocessor
BD : Bus de Donnees

ROM

RAM

Peripheriques Externes:
E/S - Souris, Ecran, PWM
- CAN, CNA
- Imprimante, etc.
BA BD BC

FHC, UMBB 10
 II. STRUCTURE EXTERNE
2. Représentation plan mémoire
 Exemple: H signifie Hexadécimal
bus d’adresse 16 bits, bus de données 8 bits

adresses données unités

FFFFH
adresses 16 bits FFFEH
ROM
FFFDH

A2
RAM

...
données 8 bits ABCEH
E/S
ABCDH

CB: active et désactive les unités,

...
sélectionne lecture ou écriture 0000H

FHC, UMBB 11
 II. STRUCTURE EXTERNE
3. Communication par bus: Logique 3 états
• Communication bidirectionnelle :
Comment désactiver des unités ?
o On ajoute aux deux états un 3ième état noté HZ (haute
impédance)
o Un circuit dans l’état HZ est déconnecté électriquement
des autres (insensible aux modifications de ces entrées et
n’influe pas sur l’états des autres circuits)

/EN e S impédance
0 0 0 faible
0 1 1 faible
1 0 Z forte
1 1 Z forte

FHC, UMBB 12
 II. STRUCTURE EXTERNE
3. Communication par bus: Logique 3 états (suite)
 A chaque instant, au plus une unité doit être active en écriture sur
un bus bidirectionnel, sinon: risque de court circuit.

Unité A

Unité B

Unité C
Un bit de l’unite B
qui prend
la ligne du bus
de données

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 II. STRUCTURE EXTERNE
3. Communication par bus: Logique 3 états (suite)
 Le bus de contrôle gère l’activation des unités

Bus de contrôle

Ex: écriture
sur Bus données
...

Bus de données ...

FHC, UMBB 14
 II. STRUCTURE EXTERNE
3. Communication par bus: Exemple
Bus de données : 8 bits
Bus d’adresses : 12 bits
RAM : 1 ko
ROM : 1 ko
E/S : 1 ko

Bus d’adresses (12bits)

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