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Chapitre 3
Problème
Fonctions logiques
(cahier des charges)
Réalisation Technologique
Chapitre 3
Problème
Fonctions logiques
(cahier des charges)
Réalisation Technologique
Les circuits combinatoires
Objectifs
E1 S1
E2 S2
Circuit
.. ..
combinatoire
En Sm
Schéma Bloc
• Inverseurs
• Multiplexeur / démultiplexeur
• Codeurs / Décodeurs
• Transcodeurs
• Additionneur, comparateurs
• Unité arithmétique et logique UAL
Portes intégrées
Remarque 1 :
10 entrées = 210 fonctions possibles
Choix des meilleures fonctions
Portes intégrées
Remarque 2:
Problème du nombre de boîtiers pour réaliser une fonction
logique INTEGRATION
SSI (small scale integration) petite : inférieur à 12 portes
MSI (medium) moyenne : 12 à 99
LSI (large) grande : 100 à 9999
VLSI (very large) très grande : 10 000 à 99 999
ULSI (ultra large) ultra grande : 100 000 et plus
Remarque 3:
Une manière d’augmenter la puissance de traitement est
de construire des CI dédiés à une application
(ASIC pour Application Specific Integrated Circuit)
Multiplexeur
• Un multiplexeur est un circuit combinatoire qui permet de
sélectionner une information (1 bit) parmi 2n valeurs en
entrée.
• Il possède :
– 2n entrées d’information
– Une seule sortie
– N entrées de sélection ( commandes)
Em ......... E3 E1 E0
C0
C1 Mux 2n 1 V
Cn-1
S
Multiplexeur 4 1
Sélection d’une voie parmi 2N par N bits de commande
S1 S 0
68
Multiplexeur (logigramme)
Q= S1 .S0 . I 0 S1 .S 0 . I 1 S1 . S 0 . I 2 S1 .S 0 . I 3
I0
&
I1
&
I2 Q
& >1
I3
S1 &
S0
Q= S1 .S 0 . I 0 S1 .S 0 . I 1 S1 . S 0 . I 2 S1 .S 0 . I 3
I0
I1
I2 Q
I3
S1
S0
Démultiplexeur
C0 DeMux 1 4
C1
S3 S2 S1 S0
Démultiplexeur : 1 parmi 2n
Q0 = E si (S1S0)2=0
0 sinon
Q0
Q1 Q1 = E si (S1S0)2=1
E
Q2 0 sinon
Q3
1 parmi 2N
S1 S 0
Remarque : E peut ne pas être «disponible»
Sortie sélectionnée = 1 les autres 0
ou Sortie sélectionnée = 0 les autres 1
Démultiplexeur : 1 4
Q0
Q1
E
Q2
Q3
1 parmi 2N
S1 S0
Q0 S1.S0.(E)
Q1 S1.S0.(E)
Table de vérité
Q2 S1.S0.(E)
Q3 S1.S0.(E)
73
Codeur (ou Encodeur)
2N entrées N sorties
0 I0
1 entrée parmi 2N 1 I1 C0
0 I2 C1 Le code de l’entrée
0 I3
Mot Code
Table de vérité
I0 I1 I2 I3 x y
0 0 0 0 0 0 I0
I1 x
1 x x x 0 0 I2 y
I3
0 1 x x 0 1
0 0 1 x 1 0 Equations
0 0 0 1 1 1 X I 0.I1.(I 2 I3)
Y I 0.(I1 .I 2.I 3) 75
Le décodeur binaire
Table de vérité
V A B S0 S1 S2 S3
S0
A
0 X X 0 0 0 0 S1
B
S2
1 0 0 1 0 0 0 S3
V
1 0 1 0 1 0 0
S 0 ( A.B ).V
1 1 0 0 0 1 0
S 1 ( A.B ).V
1 1 1 0 0 0 1
S 2 ( A.B ).V
S 3 ( A.B ).V 77
Décodeur 38
A B C S0 S1 S2 S3 S4 S5 S6 S7
S0
0 0 0 1 0 0 0 0 0 0 0 A S1
B S2
0 0 1 0 1 0 0 0 0 0 0 C S3
S4
S5
0 1 0 0 0 1 0 0 0 0 0
S6
V S7
0 1 1 0 0 0 1 0 0 0 0
1 0 0 0 0 0 0 1 0 0 0 S0 A.B.C
1 0 1 0 0 0 0 0 1 0 0 S1 A.B.C
1 1 0 0 0 0 0 0 0 1 0 S2 A.B.C
1 1 1 0 0 0 0 0 0 0 1 S 3 A.B.C
S4 A.B.C
Remarque : S 5 A.B.C
Multiplexeur Démultiplexeur S A.B.C
6
Codeur Décodeur
S 7 A.B.C 78
Transcodeur
C1 C2
n m
Transcodeur : exemple
0 I0
1 I1
0 I2
0 I3
A S
B DA R
0 0 0 0
R A.B
0 1 0 1
S A.B A.B A B
1 0 0 1
1 1 1 0
Demi Additionneur
R A.B
S A B
A S
B
Logigramme Demi-Additionneur
Additionneur complet
r4 r3 r2 r1 r0= 0
ri-1
a4 a3 a2 a1
+ ai
b4 b3 b2 b1
+ bi
r4 s4 s3 s2 s1
ri si
Additionneur complet 1 bit
ai
Si
bi Additionneur
complet
Ri
ri-1
Additionneur complet 1 bit
ai bi ri-1 ri si
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
Table de vérité d’un
additionneur complet 0 1 1 1 0
sur 1 bit 1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
Equations 1 1 1 1 1
S i A i .B i .R i 1 A i .B i .R i 1 A i .B i .R i 1 A i .B i .R i 1
S i A i .( B i .R i 1 B i .R i 1 ) A i .( B i .R i 1 B i .R i 1 )
S i A i ( B i R i 1 ) A i .( B i R i 1 )
S i Ai B i R i 1
R i Ai B i R i 1 Ai B i R i 1 Ai B i R i 1 Ai B i R i 1
R i R i 1 .( A i .B i A i .B i ) A i B i ( R i 1 i R i 1 )
R i R i 1 .( A i B i ) A i B i
Schéma d’un additionneur complet
R i A i .B i R i 1 .(B i A i )
Si A i Bi R i 1
Ai
Bi
Ri-1 Si
Ri
bit
•
s
Un additionneur sur 4 bits est un circuit qui permet de faire l’addition de
deux nombres A et B de 4 bits chacun
– A(a3a2a1a0)
– B(b3b2b1b0) En plus il prend en compte de la retenu entrante
• Il faut trouver une solution plus facile et plus efficace pour concevoir ce
circuit ?
bit
s
•Lorsque on fait l’addition en binaire , on additionne bit par bit en commençant à
partir du poids fiable et à chaque fois on propage la retenue sortante au bit du
rang supérieur.
L’addition sur un bit peut se faire par un additionneur complet sur 1 bits.
r3 r2 r1 r0= 0
a4 a3 a2 a1
+ b4 b3 b2 b1
r4 s4 r3 s3 r2 s2 r1 s1
r4 s4 s3 s2 s1 Résultat final 90
Additionneur 4 bits ( schéma
)
Le premier mot A(a3a2a1a0)
Le deuxième mot B(b3b2b1b0)
R0=0
A4 B4 A3 B3 A2 B2 A1 B1
R3 R2 R1
R4 S4 S3 S2 S1
91
Comparate
ur
• C’est un circuit combinatoire qui permet de comparer entre deux nombres
binaire A et B.
• Il possède 2 entrées : Il possède 3 sorties
– A : sur n bit E : égalité ( A=B)
– B : sur n bit I : inférieur ( A < B)
S : supérieur (A > B)
n
A S = 1 si A B
n E = 1 si A = B
B
I = 1 si A B
Entrées de cascadage 92
Pour une comparaison à n autres bits
Comparateur sur un bit
fi
Table de vérité A
Comparateur fe
A B fs fe fi B 1 bit
fs
0 0 0 1 0
0 1 0 0 1 fs A.B
1 0 1 0 0 fi AB
1 1 0 1 0 fe AB AB A B fs fi
93
Logigramme comparateur sur un bit
fs A.B
fi AB
fe fs fi
A fs
fe
B fi
A1
fi
A2
Comparateur fe
B1
2 bits
B2 fs
Comparateur 2 bits
A>B si
A2 > B2 ou (A2=B2 et A1>B1)
fs A2.B2 ( A2 B2).(A1.B1)
A<B si
A2 < B2 ou (A2=B2 et A1<B1)
Il possède 3 sorties
• Il possède 2 entrées : fe : égalité ( X=Y)
– A : sur 3 bits fi : inférieur ( X < Y)
– B : sur 3 bits fs : supérieur (X> Y)
X2 S1 (X>Y)
X X1
X0
Comparateur S2 (X<Y)
Y2 3 bits
Y Y1
Y0 S3 (X=Y)
97
Deux circuits combinatoires
X2 S1 (X>Y) a a
X X1 b
c
f b
X0 S2 (X<Y)
Comparateur d g
Transcodeur e
Y2 3 bits S3 (X=Y) f e
c
Y Y1 g
d
Y0
Par exemple
99
Merci pour votre attention