Système microprogrammé: générateur

d’hémodialyse

Chapitre 1: ARCHITECTURE MATERIELLE DES

SYSTEMES MICROPROGRAMMES :
Calculateurs

Système microprogarmmé : machine Architecture Générale des calculateurs

numérique d’usinage

Contrôle Entrées
µP

Mémoire

Chemin de
Sorties
données
 conception de SoC
Différents types des calculateurs

8086

ARM, MIPS

Les composants linéaires en

Transistor
électronique
• Transistor = Transfert + Résistor, inventé en
1947 par Américains John Bardeen, William
Shockley et Walter Brattain
• Remplace tube à vide : phénomène thermo-Electronique

Composants
linéaires

Composants
discrets : Loi
de Moore
CL 4004 Core Duo
7
 Conception logique
Les fonctions logiques
Les portes logiques associées à ces opérateurs sont représentés comme suit : de base avec la diode
(ET)AND (OU)OR (NON)NOT

Portes universelles :

Porte NAND (NON-ET) et porte NOR (NON-OU)

Les diodes sont supposées idéales, dresser la table de Vérité pour chaque montage et
x x⋅y x x+y déduire le nom de la fonction
y y Ve1 Ve2 VS Ve1 Ve2 D1 D2 VS
0 0 0 0 0 B B 0
(c) NON-ET (d) NON-OU
0 1 0 0 1 B P 1
Portes Xor et XNor 1 0 0 1 0 P B 1
1 1 1 1 1 P P 1

Les fonctions logiques

avec Bipolaire

Conception numérique : les circuits

combinatoires

11 12
 Décodeur 2 vers 4

Décodeurs Avec un décodeur à deux bits d’entrée, on peut avoir quatre combinaisons de
sortie. Le décodeur comporte alors deux entrées A, B et quatre sorties S0, S1, S2,
S3 validées par exemple à l’état bas. La table de vérité du décodeur est donnée
Un décodeur est un circuit numérique qui possède N entrées et 2N sorties. Pour par le tableau suivant :
chacune des combinaisons possibles des entrées, seule une ligne de sortie est validée.
Les décodeurs sont souvent dotés d’une ou plusieurs entrées de validation E qui
servent à valider son fonctionnement. Le schéma fonctionnel d’un décodeur à N bits
d’entrée est donné par la figure suivante :

13 14

Décodeur d’adresses
Décodeur 3 vers 8

Le décodeur 3 vers 8 comporte trois entrées A, B, C et huit sorties S0, S1,

S2......S7 validées par exemple à l’état haut . La table de vérité du
décodeur est donnée par le tableau suivant :

CS : Chip select

RD A19 A18 A17 A16 A15 A14 A13 Mémoire Sélectionnée

0 1 1 1 1 0 0 0 M0
0 1 1 1 1 0 0 1 M1
0 1 1 1 1 0 1 0 M2
0 1 1 1 1 0 1 1 M3
0 1 1 1 1 1 0 0 M4
…
0 1 1 1 1 1 1 1 M7
15 16
 Multiplexeurs Multiplexeur à 2 entrées

Un multiplexeur (MUX) est un circuit logique qui possède 2N entrées d’informations (Ii),
N entrées de sélection (Si) et une sortie unique Z.
Sa fonction consiste à effectuer l’aiguillage de l’une des entrées d’information vers la
sortie en fonction du code d’adresse appliqué sur les entrées de sélection.

On pourra de plus trouver une entrée de validation E. Si cette broche n’est pas validée, Out = D 0 S 0 + D1S 0
la sortie Z est égale à 1 (ou 0), et ce quelle que soit l’adresse appliquée et le niveau des
entrées Ii, par contre quand cette broche est validée, le multiplexeur délivre sur sa
sortie Z l’état de l’entrée adressée.

17 18

Démultiplexeurs
Multiplexeur à 4 entrées
Un démultiplexeur (DEMUX) est un circuit logique qui possède une seule entrée I
et 2N voies de sortie. Il transmet les données d’entrée (données séries) vers une des
2Nvoies de sortie selon l’adresse du code appliqué sur les N entrées de sélection, il
fonctionne comme un commutateur. Certains démultiplexeurs présentent une entrée de
D0 validation E qui permet, quand elle est validée, de transférer les données de l’entrée vers
D1 les sorties sélectionnées, et d’imposer zéro ou un à l’ensemble des sorties quand elle n’est
D2 pas validée. Les données qui parviennent en série à l’entrée du démultiplexeur seront
D3 fournies en parallèle en sortie

out
= D 0S 0S1 + D1S 0S1 + D 2S 0S1 + D3S 0S1
= S1( D0 S 0 + D1S 0) + S1( D 2S 0 + D3S 0)

19 20
 Additionneurs

Conception numérique : Les circuits

arithmétiques

21

20 Portes
Logiques
Soustracteurs
A − B = A + C 2( B) = A + B + 1
A+ B = A+ B +0

A − B = A + B +1

Multiplieurs
 Conception numérique : Les circuits
séquentiels

30

4.4 Bascule D 4.4 Bascule D

La bascule D La bascule D latch : la sortie recopie l’entrée sur un
La bascule D est une bascule synchrone qui possède niveau d’horloge. Sur l’autre niveau, la sortie est
une entrée de donnée D (Data), une entrée d’horloge mémorisée.
H, une sortie Q et une sortie complément de Q. Bascule D latch synchronisée par le niveau haut :
Le signal de synchronisation est actif :
soit sur un niveau (haut ou bas) de l’horloge (bascule D
latch) table de fonctionnement :
soit sur un front (montant ou descendant) de l’horloge
H D Q+
(bascule D edge triggered) 0 0 Q-
Mémoire
0 1 Q-
1 0 0
D Q D Q D Q D Q Recopie
1 1 1

H Q H Q H Q H Q
sur niveau haut sur niveau bas sur front montant sur front descendant
31 32
 4.4 Bascule D H D Q+
0 0 Q-
4.4 Bascule D
Mémoire
Chronogramme : 0 1 Q- La bascule D edge triggered : la sortie recopie l’entrée
1 0 0
Recopie sur un front d’horloge sinon elle ne change pas d’état
1 1 1
(maintien de l’état, mémorisation).
H Bascule D synchronisée par le front montant (positive edge
triggered):
t
D
table de fonctionnement :
t
H D Q+
Q 0 Φ Q-
Mémoire
1 Φ Q-
t ↑ 0 0
Recopie
↑ 1 1

33 34

4.4 Bascule D

Chronogramme :

t Conception architecturale : les

D
registres
t
Q

35 36
 Les Registres à chargement parallèle dans les Processeurs INTEL : Pentium (80586)
Les registres
CLK Charge Qi+1 Effet
Un registre est un ensemble ordonnée de n 0 Qi Mémoire

bascules capable de stocker une information 1 Di Chargement parallèle

Entre φ Qi Mémoire
codée sur n bits.
Les entrées/sorties sont transmises, soit en
série par décalages successifs (à droite ou à
gauche), soit en parallèle.
Différents types de registres
entrée parallèle – sortie parallèle : chargement
entrée série – sortie parallèle : Décalage
entrée parallèle – sortie série
entrée série – sortie série
registre universel : il permet de combiner les
différents modes en fonction de l’état d’entrées de
commande.
37

Registre à décalage (Shift Register) dans les processeurs Intel : Pentium Division et multiplication par
décalage à gauche de n bits : multiplication par
CLK Mode Effet
00 Mémoire

01 Chargement

10 Décale gauche

11 Décale droite

Entre φ Mémoire

Division et multiplication par

décalage à droite de n bits : division par

40
 UAL dans 8086

Conception architecturale : UAL

41 Page : 42

Application : Conception d’une UAL

UAL
élémentaire

 Le signal F contrôle quelle fonction sera exécutée par ALU.

 Le signal F est généré selon l'instruction en cours.
 Opérations arithmétiques de base: addition, soustraction, •••••
 Opérations logiques de base: et, ou, xor, décalage, •••••
Solution
½ ADD :S=A+B
Full ADD : S= A+B+Cin

A-B=A+C1(B)+1