Module 

: Architectures Avancées MREEA1

Travaux Dirigés N°2

Exercice 1 :

A/ Nous disposons d’un chemin de données monocycle MIPS (implémentant les

instructions de type R, ORI, lw, sw et beq)

Dans le chemin de données, le composant nommée GALU (Greater ALU) joue le rô le de

l’ALU mais possède de plus une sortie « Great » qui est égale à 1 si R[rs]-R[rt]>0 et 0 si
R[rs]=< R[rt]. Comme le cas de zéro, Great est un indicateur vers l’unité de
contrôle. C’est un indicateur de comparaison entre le contenu de deux registres
source et transfert.

1/ Etant donnée les latences d’exécution suivantes, donner le CPI et la durée du cycle de
l’horloge T1  pour l’implémentation de l’instruction lw sachant que :

Memory: 300ps | Banc de registres (READ/Write): 50ps | GALU et Adders: 100ps |

Portes logiques et multiplexeurs : 2ps | tout le reste est négligeable.

CPI =

T1 =

B/ Les concepteurs MIPS ont identifié des instructions supplémentaires que peut
réaliser le processeur MIPS (vu dans le cours). Ces instructions sont :

Instructions Description
cs $rd, $rs, $rt Le registre de destination rd reçoit le max (le
plus grand) suite à une comparaison entre le
contenu de rs et celui de rt

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cslw $rd, $rs, $rt Le registre de destination rd reçoit la donnée de

cslwcs $rd, $rs, $rt
Il est alors clair que les abréviations cs et lw dans les mnémoniques ci-dessus
signifient : compare_select et load word
la mémoire de données dont son adresse est le
max suite à une comparaison entre le contenu
de rs et celui de rt
Le registre de destination rd reçoit le max suite
à une comparaison entre le contenu de rs et la
donnée générée par la mémoire de données
dont son adresse est déterminée aussi par le
maximum entre le contenu de rs et celui de rt

1/ A partir de la description ci-dessus, donner le niveau RTL des différentes instructions

Instructions RTL
cs $rd, $rs, $rt
cslw $rd, $rs, $rt
cslwcs $rd, $rs, $rt

2/ Nous nous proposons d’apporter des modifications au chemin de donnée et aux

signaux de contrô le, en suivant les consignes suivantes :
- Il est recommandé de minimiser le nombre de matériel à ajouter.
- En ajoutant une nouvelle instruction, il ne faut pas altérer le fonctionnement des
instructions de base.
- Eviter d’ajouter des registres ou des mémoires au chemin de données.
- Il est possible d’ajouter des multiplexeurs, GALU.
Pour chacune des nouvelles instructions mentionnées, nous demandons la modification
du chemin de données, les valeurs des signaux de contrô le ajoutés et existants et la
nouvelle valeur du cycle d’horloge. Il sera tenu compte de l’optimalité de la solution.
a-1 ère pseudo-instruction : cs $rd, $rs, $rt

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Points de contrô le :

Nouvelle durée du cycle de l’horloge :………………………………………

b-2 éme pseudo-instruction : cslw $rd, $rs, $rt

Points de contrô le :

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Nouvelle durée du cycle de l’horloge :………………………………………

c-3 éme pseudo-instruction : cslwcs $rd, $rs, $rt

Points de contrôle :

Nouvelle durée du cycle de l’horloge :………………………………………

Exercice 2

Nous rappelons le chemin de données monocycle MIPS (implémentant les instructions de type R,
addi, lw, sw et beq)

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(Q1) Etant donnée les latences d’exécution suivantes, donner le CPI et la durée du cycle de l’horloge :

Memory: 200ps | Banc de registres (READ/Write): 50ps | ALU et Adders: 100ps | Portes
logiques et multiplexeurs : 1ps | tout le reste est négligeable.

CPI = …………………………………………………………………

P = …………………………………………………………………….

Nous voulons implémenter de nouvelles instructions MIPS. Pour ceci, nous nous proposons
d’apporter des modifications au chemin de donnée et aux signaux de contrôle, en suivant les
consignes suivantes :

- Il est recommandé de minimiser le nombre de matériel à ajouter.

- En ajoutant une nouvelle instruction, il ne faut pas altérer le fonctionnement des instructions
de base.
- Eviter d’ajouter des ALU, des additionneurs, des registres ou des mémoires au chemin de
données.
- Il est possible d’ajouter des multiplexeurs et des portes logiques.

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Pour chacune des nouvelles instructions mentionnées, donner le RTL, la modification du chemin de
données, les valeurs des signaux de contrôle et la valeur du cycle d’horloge. Les instructions sont
indépendantes et il sera tenu compte de l’optimalité de la solution.

(Q2) instruction : getpc $rt . Cette instruction met dans $rt la valeur de PC de cette instruction.

RTL : ……………………………………………………………………………………………………………………………………….

Points de contôle :

Nouvelle durée du cycle de l’horloge :………………………………………

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(Q3) instruction : Load Word Register (lwr $rt, $rd ($rs))

Cette instruction met dans le register $rt le contenue de la mémoire d’adresse $rd plus $rs.

RTL : ……………………………………………………………………………………………………………………………………….

Points de contôle :

Nouvelle durée du cycle de l’horloge :………………………………………

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(Q4) instruction : Add à 3 opérandes: add3 $rd, $rs, $rt, $rx

Nouveau format d’instruction (opcode(6), rs(5), rt(5), rd(5), rx(5), (6 bits sont non utilisés)).

Cette instruction met dans le registre $rd la somme des contenus des registre $rs, $rt et $rx

RTL : ……………………………………………………………………………………………………………………………………….

Points de contôle :

Nouvelle durée du cycle de l’horloge :………………………………………

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(Q5) instruction : Branch Equal to Memory : beqm $rd, $rt, Imm11($rs)

Nouveau format d’instruction (opcode(6), rs(5), rt(5), rd(5), Imm11(11)).

Cette instruction modifie ajoute à PC le contenue du registre $rd, si le contenue du registre $rt est
égal au contenue de la mémoire d’addresse Imm11 plus le contenu de $rs.

RTL : ……………………………………………………………………………………………………………………………………….

Points de contôle :

Nouvelle durée du cycle de l’horloge :………………………………………

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(Q6) Les 2 instructions : Store Word and Increment swinc Rt, Imm16(Rs)

Cette instruction sauvegarde $rt dans la mémoire d’adresse $rs plus l’esxtension de Imm16 ET le
contenue de $rs pointera sur le mot suivant.

RTL : ……………………………………………………………………………………………………………………………………….

Points de contôle :

Nouvelle durée du cycle de l’horloge :………………………………………

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