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02 1
L- 2
BOULAICHE Ammar
I JE
IV -J
Université de Jijel
Cours structure machine 2 - Première année MI
UN Avril 2021
M I-
Dernière modification : 17 avril 2021
BOULAICHE Ammar (Université de Jijel) Chapitre 2 - Circuits logiques séquentiels Structure machine 2 1 / 30
Introduction
02 1
séquentiels ne dépendent pas uniquement des entrées mais aussi de
l’état actuel du système.
L- 2
d’états logiques.
I JE
Les circuits séquentiels sont donc dotés de dispositifs de mémorisation
IVEntrées -J Sorties
UN Circuit logique
M I- Mémoire (état)
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Introduction
-J
Entrées Sorties
Entrées Sorties Circuit logique
V
Circuit logique
N I Mémoire (état)
Mémoire (état)
I- U Asynchrone
Horloge (Clk)
Synchrone
M
Dans les circuits séquentiels, la mémorisation d’état est assurée par
un dispositif spécifique appelé bascule ou bistables.
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Les bascules
02 1
Elle possède une ou plusieurs entrées, une entrée d’horloge notée H
pour les bascules synchrone, une sortie principale notée Q et
L- 2
éventuellement une sortie complémentaire notée Q.
I JE
Pour les bascules synchrones, la forme de l’entrée d’horloge change
-J
selon le mode d’activation utilisé : activation sur niveau d’horloge
V
(haut (a) ou bas (b)) ou sur front d’horloge (montant (c) ou
descendant (d)).
I
UN Q E1 Q
I-
E1 Q E1 Q E1
En En En En
M H Q H Q H Q H Q
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La bascule RS
La bascule RS est la bascule
1
S Q
202 Q
E
la remise à zero (reset) de la sortie Q et l’entrée S pour la mise à un L-
(set) de la sortie Q.
I J
IV
(mémorisation). -J
Pour la combinaison R=S=0, les sorties restent dans l’état précédent
N
La combinaison R=S=1 est une combinaison interdite.
U
I-
R S Qn+1 S
Q
0 0 Qn
M 0
1
1
1
0
1
1
0
X R Q
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La bascule RSH
02 1 Q
L- 2 Q
JE
Lorsque H est active, le fonctionnement de la bascule RSH est
identique à celui de la bascule RS.
I
V
(mémorisation).
I -J
Lorsque H n’est pas active, les sorties restent dans l’état précédent
U
S
N Qn+1 S
Q
I-
H active H non active
0 0 Qn Qn H
M
0 1 1 Qn
1 0 0 Qn Q
R
1 1 X Qn
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La bascule JK
La bascule JK est une bascule RSH
J
1
Q
dont l’état interdit (R=S=1) est
éliminé en rebouclant les sorties sur les
entrées.
H
K
202 Q
E
Lorsque H est active et J=1 et K=0, la sortie Q sera mise à 1 (set).
L-
I J
Lorsque H est active et J=0 et K=1, la sortie Q sera remise à 0 (reset).
-J
Lorsque H est active et J=1 et K=1, la sortie Q sera inversée.
Lorsque H n’est pas active ou J=0 et K=0, les sorties restent dans
IV
l’état précédent (mémorisation).
N
J
0
I- U
K
0
H active
Qn
Qn+1
H non active
Qn H
J
Q
M 0
1
1
1
0
1
0
1
Qn
Qn
Qn
Qn
K Q
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La bascule D
La bascule D est une bascule RSH dont
les entrées R et S sont complémentées
afin d’éliminer l’état interdit (R=S=1)
D
02 1 Q
I JE
Lorsque H est active et D=1, la sortie Q sera mise à 1 (set).
-J
Lorsque H est active et D=0, la sortie Q sera remise à 0 (reset).
V
Lorsque H n’est pas active, les sorties restent dans l’état précédent
I
(mémorisation).
UN D
M
D
0
1
I- 0
1
Qn+1
H active H non active
Qn
Qn
H
Q
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La bascule T
02 1 Q
L- 2 Q
JE
Lorsque H est active et T=1, la sortie Q sera inversée.
I
-J
Lorsque H n’est pas active ou T=0, les sorties restent dans l’état
précédent (mémorisation).
N IV Qn+1 T
T
0
I- U
H active H non active
Qn Qn
H
Q
M 1 Qn Qn Q
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Synthèse des circuits séquentiels
La synthèse d’un circuit séquentiel est l’opération qui permet de
passer d’un cahier des charges décrivant le fonctionnement du
système au circuit logique correspondant.
02 1
Le fonctionnement décrit dans ce cahier des charges peut être
représenté par un graphe appelé graphe d’état.
L- 2
I JE
Exemple : Synthèse d’un circuit séquentiel qui détecte la séquence
-J
001 en utilisant des bascules D.
suivant.
1
N V
Le graphe d’état de ce ciruit sera donné par le graphe de Moore
I 0
I- U
A/0
0
B/0
0
C/0
1
D/1
M 1
0
1
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Synthèse des circuits séquentiels
02 1
La table de transitions correspondant au graphe d’état précédent sera
donc donnée comme suite.
L- 2
Etat actuel Entrée Etat futur
I JE
Bascule 1 Bascule 0 Sortie
q1
0
q0
0
E
0
Q1
V
0
-
Q0
1
J D1
0
D0
1
S
0
0
0
0
1
N
1
0 I 0
1
0
0
0
1
0
0
0
0
0
1
I-
1
0U 1
0
0
1
0
0
0
1
0
0
0
0
M 1
1
1
0
1
1
1
0
1
1
0
0
1
1
0
1
0
0
1
1
0
1
0
0
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Synthèse des circuits séquentiels
q1q 0 00 q1q 0 00
L- 2
E
0 0
01
1
11
0
10
1
I JEE
0 1
01
0
11
1
10
0
1 0
V - 0 0 1
J 1 0 0 0 1
N I D1 D0
I-U
D1 = q1 .q0 + q1 .q0 .E
D0 = q1 .q0 .E + q1 .q0 .E + q1 .q0 .E = q1 .q0 .E + q1 .(q0 ⊕ E )
M
S = q1 .q0 .E
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Synthèse des circuits séquentiels
V - J H
N I S
I-U
D0 Q0
MH
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Les registres
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E0 E1
I JE E2 E3
Bascule 0
V -
Bascule 1 J Bascule 2 Bascule 3
H
1 bit
I- U S0 S1 S2 S3
M
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Les registres
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Entrées
L- 2
I JE Entrées
IV Sorties
Entrée parallèle / sortie parallèle
-J Sorties
UN Entrées
M I-
Entrées Sorties
Sorties
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Les registres à entrée parallèle et sortie parallèle
Entrées
Les registres à entrée parallèle et sor-
tie parallèle sont des registres avec n
entrées et n sorties de données. Ce
02 1
type de registres est généralement uti-
lisé pour stocker momentanément une
L- 2
iformation de n bits.
I JE Sorties
-J
E0 E1 E2 E3
N IV D
H
Q D
H
Q D
H
Q D
H
Q
H
Write
I- U
M S0 S1 S2 S3
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Les registres à entrée série et sortie parallèle
Les registres à entrée série et sortie pa-
rallèle sont des registres avec une seule
entrée et n sorties de données. Pour
Entrées
02 1
écrire dans ce type de registres les bits
sont décalés d’une bascule à l’autre au
L- 2 Sorties
rythme d’horloge.
I JE
E
IV
D Q D
-JQ D Q D Q
UN H H H H
I-
Write
M S0 S1 S2 S3
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Les registres à entrée série et sortie série
02 1
entrée et une seule sortie de données.
Pour lire ou écrire dans ce type de re-
Entrées
L- 2 Sorties
H
I- U H H H H
MActivate
Write
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Les registres à entrée parallèle et sortie série
0
lire de ce type de registres les bits
sont décalés d’une bascule à l’autre au
L- 2 Sorties
rythme d’horloge.
I JE
E0
IV
E1
-J E2 E3
UN D Q D Q D Q D Q
S
M
H
Activate
Write
I- H H H H
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Les compteurs
02 1
manière à compter, au rythme d’une horloge, une séquence
déterminée qui peut avoir au maximum 2n combinaisons différentes.
L- 2
I JE
Le nombre binaire stocké dans les bascules d’un registre s’incrémente
régulièrement chaque fois qu’une impulsion d’horloge est appliquée à
son entrée.
V -J
Un compteur binaire est appelé modulo N s’il peut compter jusqu’à
I
N − 1, l’impulsion qui suit celle de la valeur N − 1 le remet
N
obligatoirement à zéro.
U
M I-
Suivant le mode de connexion des bascules, nous pouvons distinguer
deux types de compteurs : les compteurs asynchrones et les
compteurs synchrones.
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Les compteurs asynchrones
Un compteur asynchrone est un compteur dont les bascules qui le
constituent ne sont pas synchronisées, c’est à dire les impulsions
d’horloge de ce type de compteurs doivent d’abord traverser la
02 1
première bascule avant de pouvoir commander la seconde et ainsi de
suite jusqu’à la dernière bascule.
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I JE
Dans ce type de compteurs le signal d’horloge est relié uniquement à
la première bascule. Pour les autres bascules, l’entrée d’horloge n’est
autre que la sortie des bascules qui les précèdent.
IV -J
Exemple : le compteur asynchrone qui compte de 0 à 16 sera donc
N
donné comme suite :
U
M H
I-D
H
Q
Q
D
H
Q
Q
D
H
Q
Q
D
H
Q
Q0 Q1 Q2 Q3
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Les compteurs asynchrones
I JE
Q1
IV -J
Q2
UN
M Q3 I-
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Les compteurs asynchrones
02 1
Les compteurs asynchrones présentent malheureusement plusieurs
inconvénients, tels que :
L- 2
I JE
La vitesse de fonctionnement qui est limitée, notament pour les
compteurs de grande taille. Ceci est dû au retard du basculement qui se
-J
cumule d’une bascule à l’autre.
V
La présence d’états transitoires indésirables sur les sorties de leurs
I
bascules après chaque incrémentation du compteur.
N
L’abscence de méthode et de démarche fiable pour réaliser des
I- U
compteurs à cycles incomplets (modulo M et M 6= 2n ) ou des
compteurs à énumérations autres que l’énumération binaire naturelle.
M
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Les compteurs synchrones
I
-J
table de transtions correspondant au graphe d’état du compteur.
IV
Exemple : Nous pouvons facilement construire le schéma logique
d’un compteur modulo 5 à partir de son graphe d’état suivant :
N
I- U 1 2
M 0
4
3
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Les compteurs synchrones
La table de transitions correspondant à ce compteur sera donc donnée
comme suite.
Etat actuel Etat futur Bascule 2 Bascule 1
02 1 Bascule 0
q2
0
q1
0
q0
0
Q2
0
Q1
0
Q0
1
D2
0
L-
D1
0 2 D0
1
0
0
0
1
1
0
0
0
1
1
0
1
I JE0
0
1
1
0
1
0
1
1
0
1
0
1
0
V -
0
0
0
0
J 1
0
0
0
0
0
N I
Les expréssions simplifiées des entrées des bascules sont données à
q 2q1 00
I- U
partir des tables de karnaugh suivantes.
01 11 10 q 2q1 00 01 11 10 q 2q1 00 01 11 10
M
q0 q0 q0
0 0 0 X 0 0 0 1 X 0 0 1 1 X 0
1 0 1 X X 1 1 0 X X 1 0 0 X X
D 2 q1.q0 D1 q1 q0 D0 q 2.q 0
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Les compteurs synchrones
Le schéma logique de ce compteur sera donc donné comme suite.
02 1
D Q D Q
L-
D
2 Q
E
H Q H Q H Q
I J
-J
Q2 Q1 Q0
NHIV
Son chronogramme est donné comme suite.
I- U Q0
M Q1
Q2
Q2Q1Q0 000 001 010 011 100 000 001 010 011 100
BOULAICHE Ammar (Université de Jijel) Chapitre 2 - Circuits logiques séquentiels Structure machine 2 26 / 30
Les mémoires à semi-conducteur.
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Une mémoire à semi-conducteur est un ensemble de bascules
organisées sous forme d’une matrice de n lignes et m colonnes, dont
L- 2
I JE
chaque bascule représente un élément de cette matrice.
-J
Les lignes de la matrice mémoire sont accessibles directement par leur
adresse. Ces dernières ont la particularité de pouvoir être lues ou
écrites.
N IV
I- U
Le schéma suivant représente une mémoire 2 × 2 (2 cases de 2 bits
chacune) réalisée à partir de bascules D.
M
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Les mémoires à semi-conducteur.
1
E0
E1 D
H
Q
Q
D
H
Q
202
E L-
I J
V
D
-J
Q D Q
Décodeur
N I H Q H Q
I- U
M W
S0
S1
BOULAICHE Ammar (Université de Jijel) Chapitre 2 - Circuits logiques séquentiels Structure machine 2 28 / 30
Références
Wladimir Mercouroff.
02 1
Architecture matérielle et logicielle des ordinateurs et des microprocesseurs.
Armand Colin, 1990. ISBN : 2-200-42007-2.
L- 2
E
Bibliothèque centrale, Université de Jijel, Cote :002/07.
IV -J
Bibliothèque centrale, Université de Jijel, Cote :002/17.
UN
Pierre-Alain Goupille.
Masson, 1993.
M I-
Technologie des ordinateurs pour les I.U.T et B.T.S informatique avec exercices.
BOULAICHE Ammar (Université de Jijel) Chapitre 2 - Circuits logiques séquentiels Structure machine 2 29 / 30
Références
André Poinsot.
02 1
Problèmes d’électronique logique.
Masson , 1994. ISSN : 2225844518.
L- 2
E
Bibliothèque centrale, Université de Jijel, Cote :621/270.
V
Dunod, 1998. ISBN : 210003801X.
I -J
Bibliothèque centrale, Université de Jijel, Cote :004/258.
UN
Habiba Drias-Zerkaoui.
I-
Introduction à l’architecture des ordinateurs.
Office des publications universitaires, 2006.
M
Bibliothèque centrale, Université de Jijel, Cote :002/08.
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