Contrôle De VHDL 2018/2019

Masters (ETC-TSE-MECA)

Exercice 1 :

Les entrées de registre sont :

Horloge CLK (1 bit), Reset RST_B remise à zéro (1 bit) asynchrone actif au niveau bas (’0’),

Données série DIN (1 bit).

Les Sorties sont contenues du registre DOUT (N bits).

N un paramètre générique.

1. Donner une description VHDL comportemental de Bascule D avec

reset asynchrone.
2. Donner une description VHDL structurelle d’un registre série-
parallèle à 16 bits (voir shéma cidessus). L’usage d’une instruction
generate est requise.
Exercice 2 :

Le système à concevoir dispose de deux entrées et de deux sorties. Les entrées sont
l’horloge clk et la commande C ; les sorties sont S1 et S2. Les entrées et les sorties sont de
type bit. Le système est actif sur front descendant. Le système répond au chronogramme
suivant :
1. Compléter le chronogramme ci-dessus en indiquant les états du système.

2. Indiquer le type de machine d’état. Justifier votre réponse.

Type de machine d’etat : c’est une machine de moore car le sortie ne dépend que l’état
présent.

machine de mealy les sorties dépend de l’état présent et les entries .

3. Donner le graphe d’état qui résume le fonctionnement de la machine X.

 4. Donner une description VHDL de cette machine en utilisant deux process
(1 combinatoire + 1 séquentiel).
Exercice 3 :

On considère les programmes ci-dessous écrites en code VHDL :

Code VHDL 1 :

Code VHDL 2 :
1. A partir de code VHDL 1, donner une construction graphique qui
reproduit le fonctionnement de Y.
2. Déduire une construction graphique qui reproduit le fonctionnement
de YY (code VHDL 2)