I.

Le but de TP
L’objectif de ce TP est de
• Concevoir et programmer différents circuits séquentiels en utilisant le processus VHDL
• Compiler, simuler et vérifier les circuits séquentiels avec MAX+PLUS II Software

II. Manipulation

1. Bascule D
Est une bascule qui permit de générer un « retard » ou de stocker l’information. Cette
bascule enregistre directement la valeur présente à l’entrée D et la transfère à la sortie Q
sous la commande de l’horloge

Programme :

Simulation

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2. La bascule DSRS
La bascule DSRS est une bascule D avec des entrées de présélection de mise à zéro Reset
prioritaire sur l’entrée de mise à 1 Set, toutes les deux sont synchrones de l’horloge CLK

Le code VHDL

Simulation

3. La bascule DSRA
La bascule DSRS est une bascule D avec des entrées de présélection de mise à zéro Reset
prioritaire sur l’entrée de mise à 1 Set, toutes les deux sont asynchrones de l’horloge
CLK

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 Le code VHDL

Simulation

4. Multiplexeur 2 vers 1
Un multiplexeur est en quelque sorte l'inverse d'un décodeur. Un multiplexeur de k bits
permet de sélectionner une entrée parmi 2k disponibles. Un multiplexeur k bits a k + 2k
entrées et une seule sortie. Les k premières entrées A0,…,Ak-1 sont appelées bits d'adresses
car elles donnent le numéro de l'entrée à sélectionner parmi les entrées B0,…,B2k-1. La sortie
S est alors égale à cette entrée sélectionnée.

3
 Le code VHDL

Simulation

5. Registre à décalage
Est un ensemble de bascules synchrone interconnectées de façon à ce que l'état logique
de la bascule de rang i puisse être transmis à la bascule de rang i+1 (ou i-1) quand un
signal d'horloge est appliqué à l'ensemble des bascules. Un registre permit de stocker une
donnée élémentaire, ou une adresse mémoire, sur laquelle l’unité centrale peut effectuer
des calculs ou des traitements

4
Le code VHDL

Simulation

5
6. Description VHDL du circuit

Le code VHDL

Simulation

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7. Registre à décalage 8 bit

Le code VHDL

Simulation