Académique Documents
Professionnel Documents
Culture Documents
Les compteurs sont des lments trs utiles en VHDL. Il permettent de grer tout ce qui est temporisation et videmment le comptage.
Le compteur simple
Il est possible d'utiliser un style "case when" (prsent en dbut de ce livre) pour programmer un compteur. Cela devient vite fastidieux cependant, lorsque le nombre de bits du compteur augmente.
Exercice 1
Combien d'tats comporte un compteur de n bits et donc combien de lignes pour chacun des case ? Application numrique : prendre n=16.
Avec XILINX cela se fait avec les lignes (devant chacune des entits concernes) : library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; -- WARP : use work.std_arith.all; use ieee.std_logic_unsigned.all; Mais cette faon de faire n'est pas portable comme le montre le commentaire ci-dessus. Elle reste pourtant trs simple par rapport la faon portable que l'on va prsenter maintenant. Les diffrences commencent par l'utilisation d'autres librairies. Il s'agit maintenant d'utiliser : library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; Jusque l les changements sont limits mais tout commence se dgrader avec la suite : remplacer systmatiquement compteur <= compteur+1; par
TD3 VHDL Compteurs et registres compteur <= std_logic_vector(unsigned(compteur)+1); Oui, nous savons bien que c'est douloureux, mais comme on dit, on a rien sans rien. Remarque : La bonne solution est en fait de dclarer le signal de la manire suivante : signal compteur : unsigned; et de l'incrmenter avec compteur <= compteur + 1; De cette faon votre code sera portable car respectant le standard dfini par l'IEEE (malgr leurs noms les bibliothques ieee.std_logic_arith, ieee.std_logic_unsigned et ieee.std_logic_signed ne font pas partie du standard IEEE mais sont des extensions propritaires dveloppes par Synopsys et dont l'implmentation peut varier suivant les outils de dveloppement). Voici schmatiquement le calcul de l'tat futur en fonction de l'tat prsent pour un compteur :
Remarquez que la fonction de calcul s'crit de manire trs simple l'aide de l'oprateur d'addition.
Exercice 2
Vous disposez d'une horloge rapide et vous voulez en raliser une plus lente dont la frquence est divise par 32768. Proposez un compteur avec comme entre h_rapide et comme sortie h_lente (toutes deux sur un bit). Le compteur intermdiaire sera ralis par un signal.
Remarque sur le type BUFFER : Xilinx dconseille d'utiliser le type BUFFER dans une entit, particulirement quand il s'agit d'un signal interne au FPGA (pas une sortie physique). Il conseille plutt d'utiliser un signal pour compter et une sortie spcifique pour sortir le ou les bits utiles. Pour l'initialisation synchrone, par exemple, le programme complet sera la suivant :
TD3 VHDL Compteurs et registres use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; ENTITY Compteur IS PORT ( clk,raz :IN std_logic; qs : OUT std_logic_vector(3 downto 0)); -- sortie vritable END Compteur; ARCHITECTURE aCmpt OF Compteur IS SIGNAL q : std_logic_vector(3 downto 0); -- signal intermdiaire BEGIN -- toujours faire : qs <= q; -- et en mme temps RAZ synchrone PROCESS(clk) BEGIN IF clk'event and clk='1' THEN IF raz='1' THEN q<=(OTHERS=>'0'); ELSE q<=q+1; END IF; END IF; END PROCESS; END aCmpt; On s'efforcera de respecter cette mise en garde par la suite.
Exercice 3
Raliser un compteur avec SET et RESET synchrones et asynchrones. Modifier ce compteur pour qu'il compte jusqu' 24.
TD3 VHDL Compteurs et registres PROCESS(clk,load) BEGIN IF load='1' THEN q<=qe; -- ou q<=31; valeur predefinie ELSIF clk'event and clk='1' THEN q<=q+1; END IF; END PROCESS; END acmpt;
Rsultats de simulation
Vous pouvez remarquer que dans cet exemple c'est Output(3) qui est le poids faible, ce qui est conforme sa dclaration "0 to 3". Je prfre quant moi utiliser un "3 downto 0" ce qui laisse le poids faible avec le numro 0.
Temporisation
L'application la plus courante des compteurs est la temporisation.
Les signaux VGA : bleu, vert, rouge, synchronisation horizontale et synchronisation verticale
On peut distinguer sur cette spcification un exemple de signaux rouge, vert et bleu en haut, puis les deux signaux qui nous intressent vraiment "hsynch" et "vsynch". Techniquement la ralisation de ces deux signaux est faite l'aide de deux compteurs de la manire suivante :
On vous demande de rpondre aux questions suivantes : 1) Calculer la priode de P88. 2) Le compteur 0 -> XXX commence compter au dbut des 25,6 ms. Jusqu' combien doit-il compter pour raliser ces 25,6 ms ? 3) Il lui faut raliser ensuite 0,64 ms, jusqu' combien doit-il compter ? Il lui faut raliser ensuite 3,8 ms, jusqu' combien doit-il compter ? Il lui faut raliser ensuite la priode complte 31,75 ms, jusqu' combien doit-il compter ? (C'est la valeur de XXX un prs) On arrondit en gnral XXX 799. Dduire de tout cela la valeur de ZZZ et TTT. 4) Ce sont les hsynch qui incrmentent le compteur 0->YYY. Quelle est la priode correspondante (si l'on prend XXX=799) ? 5) Combien de temps dure la priode des 480 lignes avec le rsultat de la question 4 ( comparer 15,24 ms de la spcification VGA). 6) A l'aide du rsultat de 4) trouver de combien doit compter le compteur pour raliser le temps de 0,35 ms. 7) A l'aide du rsultat de 4) trouver de combien doit compter le compteur pour raliser le temps de 64 ms. 8) A l'aide du rsultat de 4) trouver de combien doit compter le compteur pour raliser la priode complte de 16,6 ms. Est-il normal d'arrondir 520 ? 9) En dduire les valeurs de UUU et VVV ?
Registre dcalage
L'oprateur de concatnation "&" est utile pour ce genre de registre. Voici un exemple de registre dcalage vers la gauche (vers les poids forts) : library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ShiftReg is port(clk,entree : in std_logic; q : out std_logic_vector(7 downto 0)); end ShiftReg; architecture aShiftReg of ShiftReg is signal dataq : std_logic_vector(7 downto 0); begin process(clk) begin
TD3 VHDL Compteurs et registres if clk'event and clk='0' then -- c'est ici que l'on concatne dataq <= entree & dataq(7 downto 1); end if; end process; process(dataq)begin q<=dataq; end process; end aShiftReg;
10
Rsultats de simulation
Nous proposons une mthode qui utilise un registre dcalage travers un exercice.
Cette figure peut tre explique de la manire suivante : si l'on est avec une horloge 0 (sortie de la bascule D) seuls une srie de 1 dans tout le registre peut le mettre un.
TD3 VHDL Compteurs et registres si l'on est avec une horloge 1 (sortie de la bascule D) seuls une srie de 0 dans tout le registre peut le mettre zro. Complter les chronogrammes ci-dessous.
11
Chronogrammes complter
Rfrences
[1] http:/ / en. wikibooks. org/ wiki/ VHDL_for_FPGA_Design/ 4-Bit_BCD_Counter_with_Clock_Enable [2] http:/ / en. wikibooks. org/ wiki/ VHDL_for_FPGA_Design
12
Licence
Creative Commons Attribution-Share Alike 3.0 Unported //creativecommons.org/licenses/by-sa/3.0/