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1S SI

Rseaux logiques programmable


Lyce la Ctire

1. Introduction
2. Principe
b
1

a
1

&

&

&

&

>1

Q0

>1

Q1

Entres

Entres

Fusible

Porte "ET"
Porte "OU"

: Fusible intact

: Fusible intact

Q0

Rseaux logiques programmables

Q1

Q0

Q1

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3. Diffrentes familles de PLD


TYPE

Nombre de portes intgres

Matrice ET

Matrice OU

Effaable

PROM
PAL
GAL
EPLD
FPLA

2 000 500 000


10 100
10 100
100 3000
2000 3000

Fixe
Programmable
Programmable
Programmable
Programmable

Programmable
Fixe
Fixe
Fixe
Programmable

Non
Non
Electriquement
Aux U-V
Electriquement

4. Les PAL (Programmable Array Logic)


4.1. Structure

Porte trois tats permettant


de dconnecte la broche
de la matrice "ET"

I/O

4.2. Rfrence
PAL (CE) XX AB YY C ZZ DEF
Type de botier
Vitesse
Consommation
Nombre de sorties
Structure de sortie
Nombre dentres
CE pour version CMOS
PAL

Lettre(s) Code(s)

Structure de sortie

L
H
C
R
RA
X
V

Combinatoire active bas


Combinatoire active haut
Combinatoire complmentaire
Registre synchrone (D)
Registre asynchrone
Registre et OU exclusif
Versatile

Rseaux logiques programmables

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Exemple :

PAL 16 L 8 H 15 PC
Type de botier : DIL
plastique civile
Vitesse : 15 nS
Consommation : puissance
Nombre de sorties : 8
Structure de sortie : Combinatoire active niveau Bas
Nombre dentres : 16

4.3. Exemples
Le PAL 16L8.
Ce type de circuit est uniquement constitu de logique combinatoire.
Il possde 20 broches agences de la faon suivante :
- 10 broches configurables uniquement en entre
- 2 broches configurables uniquement en sortie
- 6 broches configurables en entre et en sortie
- 2 broches dalimentation.

Le PAL 16R8.
Ce type de circuit est constitu de logique combinatoire et squentielle.
Il possde 20 broches agences de la faon suivante :
- 8 broches (n 2 9) configurables uniquement en entre
- 1 broche (n 1) dentre dhorloge de lensemble des 8 bascules D
- 1 broche (n 11) de validation des 8 sorties (output enable)
- 8 broches (n 12 19) configurables en sortie et pouvant tre rinjecter en entre
- 2 broches dalimentation (n 10 et 20).
Lensemble des sorties provient de portes 3 tats inverseuses provenant elles-mmes de

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5. Les GAL (Generic Array Logic).


Linconvnient majeur des PALs est quils ne sont programmables quune seule fois.
Les GALs ou Rseau logique Gnrique peuvent tre reprogramms volont : on a remplac les
fusibles irrversibles des PALs par des transistors MOS FET pouvant tre rgnrs
On peut aussi noter que dans leur structure interne les GALs sont constitus de transistor CMOS alors
que les PALs classiques sont constitus de transistors bipolaires. La consommation des GALs est donc beaucoup
plus faible.
Certains constructeurs fabriquent ce type de produit en les appelant PAL CMOS .
Par soucis de remplacer les PALs, la plupart de ses GALs de macro-cellules programmables (OLMC :
Output Logical Macro Cellule) permettant dmuler nimporte quel PAL. Ces structures de sortie sont donc du type
Versatile (V).

6. Programmation des PLD.

Cahier des charges

Mise en quation du problme

Rsolution du problme sous forme dquation logique,


de logigramme ou dalgorithme

Choix du PLD en fonction du nombre dentres et de


sorties

Saisie des quations logiques, de la table de vrit, du


logigramme ou de lalgorithme avec le logiciel

Simplification logique

Gnration dun fichier au format JEDEC

Ces tapes sont


effectues par le
logiciel

Simulation

Programmation du PLD laide du fichier JEDEC et du


programmateur

PLD programm

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