UH2 de Casablanca- ENSET de Mohammedia Systèmes à Microprocesseurs

Contrôle n°1
Durée : 1h30
Exercice 1 :

On donne le plan mémoire d'un système géré par un microprocesseur 8 bits (D0 (LSB) à D7
(MSB)). Le bus d'adresses comporte 16 fils repérés par A0 (LSB) à A15 (MSB).
Chaque circuit adressable est sélectionné par un CE actif au niveau bas.
Ce plan mémoire comprend :
- 2 circuits PROM
- 1 circuit RAM
- 3 circuits à usage spécifique (Timer et PIO)

Le tableau suivant résume les plages d'adresses occupées par chaque circuit :

Plage Circuit A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0

FFFFh
EPROM1
F000h

EFFFh
EPROM2
E000h

A007h
TIMER
A000h

6004h
PIO1
6000h

4004h
PIO2
4000h

07FFh
RAM
0000h

1. Donner la capacité de chaque mémoire.

2. Remplir le tableau en indiquant l'état de chaque ligne du bus d'adresse pour les
différentes plages.
3. En déduire les conditions pour la sélection de chacun des circuits.
4. Proposer une solution pour réaliser ce décodage

GECSI 1 : DS1 (2021-2022) A . RAIHANI Page 1

UH2 de Casablanca- ENSET de Mohammedia Systèmes à Microprocesseurs

Exercice 2 : Etude d'un système à µp

Il s'agit dans cette partie d'étudier les différents constituants d’une carte à base d'un
microprocesseur (µp) à bus d'adresse et de données multiplexés (schéma structurel de la
figure 1). Les chronogrammes décrivant le fonctionnement dudit µp sont donnés par
l'annexe de la page 4.
1. Déterminer les informations disponibles sur les bornes AD0 à AD7 durant le cycle
repéré T1.
2. Déterminer les informations disponibles sur les bornes AD0 à AD7 durant le cycle
repéré T2.
Le circuit IC2 référencé 74HC573 assure la fonction de mémorisation des bits d'adresses de
poids faibles (A0 à A7).
3. Indiquer pour quel niveau logique actif de l’entrée ALE cette fonction est remplie ?
4. En déduire le principe du multiplexage Adresses-Données.
5. Donner l’espace total adressable par µp en bits et en octets
6. Quelle est la capacité de la mémoire Mem1et Mem2 ?
7. Préciser le type des mémoires Mem1 et Mem2.
8. Etude du décodage d’adresse : le bloc de décodage est réalisé à base d’un circuit
logique programmable (PAL : IC6) dont le schéma interne partiel est donné par la
structure de la figure 2.
a. Déterminer l’équation logique de 𝐶𝑆1
̅̅̅̅̅.
b. Déterminer l’équation logique de ̅̅̅̅̅
𝐶𝑆2.
c. Compléter le tableau des adresses de début et de fin (Table 1).
d. Compléter le plan mémoire (Table 2).

Table 1 :
Circuit A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Héxa

Début
Mem1
Fin

Mem2 Début

Fin

Table 2 :
Circuit sélectionné
FFFFH

0000H
GECSI 1 : DS1 (2021-2022) A . RAIHANI Page 2
 UH2 de Casablanca- ENSET de Mohammedia Systèmes à Microprocesseurs

Mem1 Mem2

Figure 1

1
2

Figure 2
1

GECSI 1 : DS1 (2021-2022) A . RAIHANI Page 3

 UH2 de Casablanca- ENSET de Mohammedia Systèmes à Microprocesseurs

Annexe

GECSI 1 : DS1 (2021-2022) A . RAIHANI Page 4