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 Bascule D
PORTE ET -- Déclaration des paquetages utiles pour le module
library ieee;
use ieee.std_logic_1164.all;
-- Déclaration des paquetages utiles pour le module use ieee.std_logic_arith.all;
library ieee; use ieee.std_logic_unsigned.all;
use ieee.std_logic_1164.all; --Description externe
use ieee.std_logic_arith.all; entity FDCE is port (
use ieee.std_logic_unsigned.all; D : in std_logic;
CE : in std_logic;
H : in std_logic;
--Description externe Q : out std_logic;
entity porteEt is port ( CLR : in std_logic);
E1 : in std_logic; end FDCE;
E2 : in std_logic; --Description comportementale
S : out std_logic); architecture rtl of FDCE is
end porteEt; begin
process(CLR,CE,H)
begin
--Description comportementale
if CLR='1' then Q<='0'; else
architecture rtl of porteEt is if CE='1' and (H='0' and H'event) then Q<=D;
begin end if;
s<=E1 and E2; end if;
end rtl; end process;
end rtl;
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 CIRCUIT COMPLET
-- Déclaration des paquetages utiles pour le module component porteEt
library ieee; port (
use ieee.std_logic_1164.all; E1 : in std_logic;
use ieee.std_logic_arith.all; E2 : in std_logic;
use ieee.std_logic_unsigned.all; S : out std_logic);
end component;
--Description externe
entity descript_struct is port ( component FDCE
a : in std_logic; port (
b : in std_logic; D : in std_logic;
clkEn : in std_logic; CE : in std_logic;
clk : in std_logic; H : in std_logic;
clear : in std_logic; CLR : in std_logic;
c : out std_logic); Q : out std_logic);
end descript_struct; end component;
begin
--Description comportementale etiq1 : porteEt port map(E1 => a,E2 => b,s => d_interne);
architecture rtl of descript_struct is etiq2 : FDCE port map(H => clk,CE =>
signal D_interne : std_logic ; clkEn,clr=>clear,D=>d_interne,Q=>C);
end rtl;
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 TRAITEMENT DE FLOTS DE DONNEES

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