CEG 3556: Conception Avancée de Systèmes

Informatiques (Printemps 2020)

Prof. Rami Abielmona
Solutions Potentielles pour Quiz #1: Circuits
Arithmétiques

27 Mai, 2020

Instructions
Ce quiz durera 30 minutes. Veuillez accomplir une des deux questions suiv-
antes, et répondez au meilleur de vos capacités. Énoncez tous les prétentions et
acronymes qui sont utilisés dans le quiz, et n’oubliez pas de donner votre feuille
de réponses avec votre nom, nombre d’étudiant et date là-dessus.

Question I
Cette question se concerne avec les circuits arithmétiqes des additionneurs.
Référez à la figure 1 pour une réalisation possible d’un additionneur complet
à un bit.

Partie a
Re-concevez le circuit en figure 1 en utilisant seulement des portes ET, OU et
NON. Démontrez votre méthodologie et le circuit final.

Les équations originales pour Sum et Cout sont

Sum = a ⊕ b ⊕ Cin (1)

Cout = a ⊕ b · Cin + a · b (2)
Après l’expansion, nous pouvons généer les équations ET-OU booléennes
suivantes pour les m^emes sorties:

1
 Figure 1: Réalisation possible d’un additionneur complet à un bit

Sum = a · b · Cin + a · b · Cin + a · b · Cin + a · b · Cin (3)

Cout = a · b + b · Cin + a · Cin (4)
Le circuit résultant est démontré en figure 2.

Partie b
Re-concevez le circuit en figure 1 en utilisant seulement des portes XOR et des
multiplexeurs 2-1. Démontrez votre méthodologie et le circuit final.

Les équations originales pour Sum et Cout sont

Sum = a ⊕ b ⊕ Cin (5)

Cout = a ⊕ b · Cin + a · b (6)
Gr^
ace à quelques modifications, nous pouvons obtenir le circuit
résultant, comme illustréé à la figure 3.

Question II
Cette question se concerne avec les circuits de division. On a étudié, en classe,
trois méthodologies différentes pour la réalisation de la division non-signée.

Partie a
Expliquer, en utilisant un organigramme, un algorithme pour la division non-
signée de deux nombres à 32-bits. Dessiner son diagramme correspondant, util-
isant des ALUs, des registres, des registres de décalage et un bloc de contrôle.
Indiquer les largeurs de tous les bus, ainsi que les signaux principaux de statut

2
Figure 2: Réalisation possible pour un additionneur-complet d’un bit en util-
isant seulement des portes ET-OU

et de contrôle.

Il existe trois algorithmes différents qui ont été étudiés en classe.

Nous allons montrer un ici, mais l’un des trois sont valables comme
solution dans ce cas. L’algorithme que nous choisissons ici est le
une simple, représenté sur l’organigramme de la figure 4, et le diagramme
en figure 5.

Partie b
Décrivez deux inconvénients avec votre conception, et fournissez une solution
potentielle pour chaque inconvénient.

Deux inconvénients possibles avec notre conception sont:

• Notre ALU et le registre de diviseur sont 64 bits de largeur,

3
Figure 3: Réalisation possible pour un additionneur-complet d’un bit en util-
isant seulement des portes XOR et des multiplexeurs

en raison du déplacement vers la droite du diviseur de 32 bits.

Cependant, nous pouvons réduire à la fois la largeur de l’ALU
et du registre diviseur à 32 bits en permettant le registre du
reste de se déplacer vers la gauche
• Notre registre quotient est un gaspillage d’un registre de 32
bits et ses moyens de routage. Nous pouvons l’éliminer et le
stocker dans le la moitié gauche du registre du reste. Comme
nous déplacons le reste à gauche, le quotient sera déplacé du
registre de reste, avec le reste final restant dans la moitié
droite du registre de reste

4
Figure 4: Organigramme possible d’un diviseur

5
Figure 5: Réalisation possible d’un diviseur