École Supérieure des Communications

Chapitre 4

Opérateurs combinatoires
logiques et arithmétiques

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Chapitre 4

Circuits arithmétiques

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1
 Principe du circuit additionneur

3 additions complètes
1 Demi addition

a3 a2 a1 a0 nombre A : Cumulande
+ b3 b2 b1 b0 nombre B : Cumulateur
s3 s2 s1 s0 Somme : S = A + B + R
r3 r2 r1 r0 Retenues : R

A chaque étape le circuit effectue 3 opérations: A + B + R

L’additionneur est composé d’un ensemble de circuits de base qui reproduisent
l’opération addition pour chaque rang du nombre
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Circuit demi-additionneur
Half Adder (HA)

Schéma fonctionnel Équations logiques

a b s = a ⊕ b
HA 
r s r = a b

Table de vérité Réalisation: Logigramme

a b r s a
A
0 0 0 0 Ds
b
0 1 0 1
1 0 0 1 r
1 1 1 0

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2
 Circuit additionneur complet
Full Adder (FA)
Schéma fonctionnel Équations logiques

a b
s = a ⊕ [b⊕ rn −1]
FA rn-
rn s1 rn = brn −1+ arn −1+ ab
Table de vérité
Réalisation: Logigramme ??
a b r n-1 rn s
0 0 0 0 0
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0 Exemples de CI additionneur // 4 bits
1 0 0 0 1
1 0 1 1 0 • TTL : 7483A, 74LS83A, 74283, 74LS283
1 1 0 1 0 • CMOS : 74HC283
1 1 1 1 1

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Exemples d’additionneur 4 bits

a3 b3 a2 b2 a1 b1 a0 b0

a b a b a b a b
FA rn-1 FA rn-1 FA rn-1 HA
rn s rn s rn s r s

S4 S3 S2 S1 S0

a3 b3 a2 b2 a1 b1 a0 b0

a b a b a b a b 0
FA rn-1 FA rn-1 FA rn-1 FA rn-1
rn s rn s rn s rn s

S4 S3 S2 S1 S0

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3
 Circuit additionneur / soustracteur
Principe:

L’addition des nombres positifs et négatifs, y compris leur bit de signe, est réalisable
avec l’additionneur parallèle de base si les nombres négatifs sont sous leur forme en
complément à 2

Réalisation pour des nombres à 4 bits:

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Circuit multiplieur

Principe: a1 a0 Multiplicande

b1 b0 Multiplicateur Les produits partiels sont des produits

Produits partiels arithmétiques qui sont identiques à des
a1b0 a0b0 produits logiques, se réalisent donc au
moyen de portes AND
a1b1 a0b1
P3 P2 P1 P0 Produit

Exemple de Réalisation: a1 b1 a0 b1 a1 b0 a0 b0
Avec des additionneurs
0

a b a b
FA rn-1 FA rn-1 0
rn s rn s

P3 P2 P1 P0

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 Chapitre 4

Circuits logiques

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Principe du circuit décodeur

Schéma fonctionnel Entrées

en-1 … e0 Principe du Codeur:
Validation
G Décodeur n/2
n
• M entrées (e0 à eM-1) dont une seule
n
est activée à la fois
S2 -1 … S0
• Représentation en sortie sur N bits
Sorties

Principe de fonctionnement

Si G=1, décodeur non validé

∀ei , S j = 1 pour tout j
• Si G=0, décodeur validé

(en −1...e0 ) 2 = k en décimal

S k = 0 et S j = 1 ∀ j ≠ k

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5
 Exemple du décodeur 2/4

Schéma fonctionnel

e1 e0

G Décodeur 2/4
S3 S2 S1 S0 Équations logiques

S 0 = G + e1 + e0 = G.e1.e0
Table de vérité
S1 = G + e1 + e0 = G.e1.e0

G e1 e0 S3 S2 S1 S0
S 2 = G + e1 + e0 = G.e1.e0
1 x x 1 1 1 1 S3 = G + e1 + e0 = G.e1.e0
0 0 0 1 1 1 0
0 0 1 1 1 0 1
0 1 0 1 0 1 1
0 1 1 0 1 1 1

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Applications des décodeurs

1. Circuit de sélection :
décodage d’adresses dans les systèmes à microprocesseurs

2. Réalisation des fonctions booléennes :

Si G=0, les sorties sont les Maxtermes relatifs aux entrées et peuvent s’écrire en fonction
des mintermes
Exemple : Décodeur 2/4
S 0 = G + e1 + e0 = G + M 3 = G + m0 F ( a, b, c) = a + bc = R (1,4,5,6,7)

S1 = G + e1 + e0 = G + M 2 = G + m1 On utilise un décodeur 3/8, a,b et c sont

appliquées aux entrées du décodeur et
S 2 = G + e1 + e0 = G + M 1 = G + m2 G est fixée à 0. Ainsi,
S3 = G + e1 + e0 = G + M 0 = G + m3
F ( a, b, c) = S1 + S 4 + S5 + S6 + S7
Décodeur n/2n
n
Pour k = 0,1,...2 − 1
S k = G + M CR ( k ) = G + mk

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6
 Principe du circuit multiplexeur

Schéma fonctionnel
Données
d2n-1 … d0 a0
Validation Adresses
G MUX 2 vers 1 an-1
n

Y
Sortie

Principe de fonctionnement
• Si G=1, multiplexeur non validé

C’est un circuit aiguilleur il permet de ∀di , ∀ai , Y = 1

sélectionner au moyen des bits • Si G=0, multiplexeur validé
d’adresses une parmi les 2n entrées
données et la transmettre à la sortie. (an −1...a0 )2 = k en décimal
Y = dk

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Exemple: MUX 4 vers 1

Schéma fonctionnel
Données
d3 d2 d1 d0 a0
Validation Adresses
G MUX 4 vers 1 a1
Équations logiques
Y
Sortie
Table de vérité Y = G + G (a1 a0d0 + a1a0d1 + a1 a0d 2 + a1a0d3 )
= G + a1 a0d 0 + a1a0d1 + a1 a0 d 2 + a1a0d3
G a1 a0 Y
1 x x 1
0 0 0 d0
0 0 1 d1
0 1 0 d2
0 1 1 d3

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7
 Exemples de réalisation de MUX

MUX 4 vers 1 : MUX 32 vers 1 :

au moyen de portes logiques avec 4 MUX 8 vers 1 et 1 MUX 4 vers 1

7
dX00
8

dX11
15
Y
dX22 Y
16

dX33 D E
23

24

31
G
E aA0 a
B1
A B C D E : adresse
A B C Y : sortie

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Applications des multiplexeurs

1. Transmission série :
mise en série des données provenants de plusieurs sources

2. Réalisation des fonctions booléennes :

Si G=0, la sortie s ’écrit comme la somme des mintermes relatifs au bits d ’adresses
pondérés par les bits de données.

F (a, b, c) = a + bc = R (1, 4,5,6,7)

Exemple : MUX 4 vers 1
On utilise un MUX 8 vers 1, a,b et c sont
appliquées aux bits d ’adresses et G est
Y = a1 a0 d0 + a1a0d1 + a1 a0d 2 + a1a0d3 fixée à 0. On fixe :
= d0m0 + d1m1 + d 2 m2 + d3m3
d1 = 1, d 4 = 1, d5 = 1, d6 = 1, d 7 = 1
MUX 2n vers 1 d0 = 0, d 2 = 0, d3 = 0
n Ainsi :
2 −1
Y = ∑ d k mk
k =0 Y = F (a, b, c)

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8
 Principe du circuit démultiplexeur

Schéma fonctionnel
Entrée
d
Validation DEMUX 1 vers 2n a0 Adresses
G
an-1
Y2n-1 … Y0

Sorties

Principe de fonctionnement
• Si G=1, démultiplexeur non
validé
sélectionner au moyen des bits
d’adresses une parmi les 2n sorties ∀ai , ∀d , Y j = 1 pour tout j
vers laquelle sera transmise l’entrée
• Si G=0, démultiplexeur validé

(an −1...a0 )2 = k en décimal

Yk = d et Y j = 1, ∀j ≠ k

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Exemple: DEMUX 1 vers 4

Schéma fonctionnel
Entrée
d
Validation DEMUX 1 vers 4 a0 Adresses
G
a1
Y3 Y2 Y1 Y0
Équations logiques
Sorties

Table de vérité Y0 = G + a1 + a0 + d
G a1 a0 Y3 Y2 Y1 Y0 Y1 = G + a1 + a0 + d
1 x x 1 1 1 1 Y2 = G + a1 + a0 + d
0 0 0 1 1 1 d Y3 = G + a1 + a0 + d
0 0 1 1 1 d 1
0 1 0 1 d 1 1
0 1 1 d 1 1 1

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 Principe du circuit comparateur

Comparateur à 1 bit :

a b g (A > B) p (A < B) e (A = B) g = a b
0 0 0 0 1 
0 1 0 1 0 p = a b
1 0 1 0 0 
1 1 0 0 1 e = a ⊕ b = a b + a b = g + p

Comparateur à 2 bits :

Table de vérité et expressions logiques des sorties

Réalisation au moyen de 2 cellules comparateur à 1 bit

Comparateur à n bits :
Généraliser la réalisation précédente pour un comparateur un n bits

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