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1- Logique combinatoire
• La logique combinatoire étudie les fonctions logiques dont les valeurs de sortie ne dépendent que
des états logiques des entrées
e1 s1
e2 s2
Entrées logiques e3 Circuit s3 Sorties logiques
combinatoire
en sn
Equations logiques
Logigramme
Ri-1 b0 a0
Demi Ri
Additionneur
Demi
Additionneur
Si
b4 a4 b3 a3 b2 a2 b1 a1 R0 = 0
R3 R2 R1
R4 S4 S3 S2 S1
Retenue 0
Brochage du circuit intégré
d’un additionneur 74LS83
Equations logiques
Logigramme
Ri-1 b0 a0
Demi Ri
Soustracteur
Demi
Soustracteur
Di
Comparateur Resultat
15 5
A3 1 1
A3 OAGTB
6 S E I
B3 OAEQB
13 7
A2 0 14
A2 OALTB
Entrée A B2
A1 0 12 A1
11
A0 0 10
B1
A0
9 B0
4
B3 0 3
AGTB
2
AEQB Brochage du circuit intégré
B2 0 ALTB
d’un comparateur 74LS85
Entrée B
B1 0
74LS85N
B0 0
VCC
5V
E0 S0
E1 S1
E2 S2
Codeur
EN-1
Sn-1
Equation logique
S0 E1 E 3
S1 E 2 E 3
E0 S0
E1 S1
E2 S2
Décodeur
En-1
SN-1
Equation logique
S0 E1 E 0
S1 E1E 0
S2 E1 E 0
S3 E1E 0
Diode LED
0V
Alimentation des segments par niveau bas ( 0V)
Segment de l’afficheur
5V
Pr. N. Maouhoub Electronique numérique PE6 77
Chapitre III : Circuits logiques combinatoires
a
b
A
c
B
d
C Décodeur
BCD-7 SEG e
D
f
g
CA
U2
VCC
U6 5V
16
VCC A B C D E F G
7 13
A 1 1
A OA
12
B OB
2 11
B 1 6
C OC
10
D OD
9
C 0 3
OE
15
~LT OF
5 14
D 0 4
~RBI OG
8 ~BI/RBO
GND
VCC
74LS47D
5V
E0 S0
E1 S1
E2 S2
Code 1
Code 2
Transcodeur
En-1
Sn-1
a b c ar br cr
0 0 0 0 0 0
0 0 1 0 0 1
0 1 0 0 1 1 a Transcodeur
ar
0 1 1 0 1 0 b BN-BR br
c 3 bits cr
1 0 0 1 1 0
1 0 1 1 1 1
1 1 0 1 0 1
1 1 1 1 0 0
bc 00 01 11 10
a
0 0 0 1 1
br ab ab a b
1 1 1 0 0
bc 00 01 11 10
a
0 0 1 0 1 cr bc bc b c
1 0 1 0 1
E0
E1
E2
Entrées
S
MUX
EN-1
An-1 A1 A0
Bits de sélection
A1 A0 S E0
0 0 E0 E1
MUX S
0 1 E1
E2 4 vers1
1 0 E2
1 1 E3 E3
A1 A0
Equation logique
S A1 A 0 E 0 A1A 0 E1 A1 A 0 E 2 A1A 0 E 3
Logigramme
74LS151N
1
Bits de sélection 1
0
S0
S1
S2
E
DMUX
SN-1
An-1 A1 A0
Bits de sélection
Pr. N. Maouhoub Electronique numérique PE6 88
Chapitre III : Circuits logiques combinatoires
A1 A0 S0 S1 S2 S3 S0
0 0 E 0 0 0 E
DMUX S1
0 1 0 E 0 0
S2
1 0 0 0 E 0
1 1 0 0 0 E S3
Equation logique S0 A1 A 0 E A1 A
0
S1 A1A 0 E
S2 A1 A 0 E
S3 A1A 0 E
E0 E0
E1 E1
E2 E2
Ligne de transmission
Entrées
S
MUX DMUX
EN-1 EN-1
An-1 A1 A0 An-1 A1 A0
Synchronisation Bits de sélection
Bits de sélection
a b c F S 5V
0 0 0 0 E0
E0
E1
0 0 1 0 E1 E2
0 1 0 0 E2 E3 F
0 1 1 1 E3 E4 MUX
8 vers 1
1 0 0 0 E4 E5
E6
1 0 1 1 E5
E7
1 1 0 1 E6
1 1 1 0 E7 c b a
0V