Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

CHAPITRE IV
ANALYSE ET SYNTHESE DES
CIRCUITS LOGIQUES COMBINATOIRES

INTRODUCTION
L'étude d'un circuit combinatoire peut revêtir deux aspects :
 L'analyse d'un circuit logique part du schéma représentant le circuit et essaye d'établir la
correspondance entre ses entrées et ses sorties, en utilisant les règles de l'algèbre de
Boole, pour arriver à la table de vérité qui décrit son fonctionnement.
 La synthèse d'un circuit logique est l'opération inverse de l'analyse. Elle consiste à
réaliser un circuit combinatoire qui effectue une tache préétablie. La synthèse repose
sur les étapes suivantes :
- Etablir la table de vérité du circuit et en déduire les fonctions logiques décrivant son
fonctionnement.
- Simplifier les différentes fonctions logiques.
- Choisir la technologie et réaliser le circuit combinatoire
- Faire les tests expérimentaux pour valider le fonctionnement du circuit.

I - ANALYSE DES CIRCUITS LOGIQUES COMBINATOIRES

Exemple
Analyser le circuit, à 3 entrées et 2 sorties, suivant : donner sa table de vérité et vérifier
qu’il s’agit d’un additionneur de deux bits

Expressions de S et de R :

S  ABC
R  BC  A(B  C)

A B C S R
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

En analysant cette table on remarque que la fonction S est la somme arithmétique des bits A,
B et C et R est la retenue. Le circuit représente un additionneur.

Filière SMP-S6 1 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

II – SYNTHESE DES CIRCUITS LOGIQUES COMBINATOIRES

II – 1 - Additionneur binaire
 Définition d’un semi – additionneur
Le semi - additionneur additionne les deux bits A et B avec l’indication du report

A B S R
0 0 0 0 S  A B
0 1 1 0
1 0 1 0
1 1 0 1 R  A.B

 Additionneur complet

C’est l’opération qui consiste à additionner deux bits Ai et Bi de poids i et une retenue
Ri-1 de poids (i-1), résultant d’une addition de poids (i-1).
Elle est définie par la table de vérité :

Ri-1 A B S Ri
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1

S  ...................................................................

R i  ..................................................................

Le schéma ci- dessous représente un additionneur complet 1 bit (il additionne deux
nombres d’un bit chacun).

Filière SMP-S6 2 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

II – 2 – Additionneur 4 bits
Pour additionner deux nombres de 4 bits chacun, il faut quatre additionneurs comme le
montre le schéma du circuit ci-dessous. On additionne A = A3A2A1A0 et B = B3B2B1B0

S=R4S3S2S1S0

II – 3 - La soustraction binaire

 Définition du semi – soustracteur

Soit A et B deux variables logiques et D=A-B, D est le résultat et R est la retenue de
l'opération soustraction. Elle est définie par la table de vérité suivante:

A B D R
0 0 0 0 D  AB
0 1 1 1
1 0 1 0
R  A.B
1 1 0 0

 Soustracteur complet

Soit Ai et Bi les bits de rang i et Ri-1 le bit de la retenue résultant de la soustraction des
bits de rang i-1.
La soustraction complète est définie par la table de vérité

Ri-1 Ai Bi Di Ri
0 0 0 0 0
0 0 1 1 1
0 1 0 1 0
0 1 1 0 0
1 0 0 1 1
1 0 1 0 1
1 1 0 0 0
1 1 1 1 1

D  .............................................................

Filière SMP-S6 3 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

R i  ..................................................................

Le schéma ci- dessous représente un Soustracteur complet 1 bit (il additionne deux
nombres d’un bit chacun).

II – 4 - Complémenteur à 2

Le complément à 1 s’obtient en inversant tous les bits, si on ajoute 1 au résultat on

obtient le complément à 2 d’où le circuit, ci-dessous, qui réalise cette opération pour un
nombre binaire de 4 bits. Il est composé de 4 inverseurs et 4 additionneurs : le complément à
2 du nombre (A4A3A2A1) est le nombre (R4B4B3B2B1)

II – 5 – Additionneur-Soustracteur

On peut effectuer l’addition ou la soustraction de 2 mots A et B de n bits chacun avec

un seul circuit muni d’une entrée de sélection ‘Selec’.
Pour effectuer l’addition on prend select = 0 et on a A+B (la sortie de la porte XOR
est Bi).
Pour effectuer la soustraction on prend ‘Selec = 1’ et on réalise l’addition en
complément à 2. A-B = A+(-B) = A+B’ (B’ est le complément à 2 de B). Les sorties des
portes XOR donnent le complément à 1 de B et on ajoute 1 qui est l’entrée Selec.

Filière SMP-S6 4 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

II - 6 - Les comparateurs

Le circuit combinatoire qui effectue la comparaison de deux informations binaires

s’appelle comparateur

Considérons deux nombres A et B représentés en binaire par n bits (A=An-1An-2 ….

A1A0 et B=Bn-1Bn-2…..B1B0) assignés aux entrées du comparateur. Les sorties du circuit
reflètent l’une des trois situations possibles :
- A est plus grand que B (A>BPG =1)
- A est plus petit que B (A<B PP =1)
- A est égale à B (A=B E =1)

n
A E
Comparateur binaire P.P
B n
P.G

Le comparateur possède (2.n) entrées d’informations.

Exemples

 Comparateur de deux bits

Soit à comparer deux informations binaires A et B. La table de vérité ci-dessous décrit
le fonctionnement du comparateur.

A B E (A=B) P.P (A<B) P.G (A>B)

0 0 1 0 0
0 1 0 1 0
1 0 0 0 1
1 1 1 0 0

D'après la table de vérité on trouve les fonctions combinatoires du comparateur 2 bits à

partir desquelles on réalise son schéma:

Filière SMP-S6 5 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

E(A, B)  A B  AB  A  B
PG(A, B)  A B
PP(A, B)  AB

 Le comparateur 74LS85

Ulilisé seul, il compare deux nombres de 4 bits, les entrées de cascadage permettent de
comparer des nombres de longueur quelconque par association de boitiers entre eux.

II – 7 - Les décodeurs
Un décodeur est un circuit combinatoire ayant n entrées et m ≤ 2n sorties. Son rôle
consiste à produire, pour chacune des combinaisons des n entrées, un signal actif sur une et
une seule sortie, parmi les m sorties. On dit aussi un décodeur 1 parmi m.

E0 S0
Décodeur n-m
En-1 Sm-1

Exemples :

 Décodeur 2-4 (décodeur 1 parmi 4)

C'est un décodeur qui a deux entrées E0 et E1 et 4 sorties S3S2S1S0 . la table de vérité

ci-dessous décrit le fonctionnement de ce décodeur.

E0 E1 S0 S1 S2 S3 S0  E 0 E1
0 0 1 0 0 0
0 1 0 1 0 0 S1  E 0 E1
1 0 0 0 1 0 S2  E 0 E1
1 1 0 0 0 1
S3  E 0 E1

Filière SMP-S6 6 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

 Décodeur binaire-sept segment

Dans de nombreux affichages numériques les chiffres 0 à 9 sont configurés au moyen
de 7 segments. Chaque segment est constitué d’un élément (une led, cristalin liquide…) qui
emet de la lumière quand il est traversé par un courant.

74LS46

entrées sorties
D C B A g f e d c b a
0 0 0 0 0 1 1 1 1 1 1
0 0 0 1 0 0 0 0 1 1 0
0 0 1 0 1 0 1 1 0 1 1
0 0 1 1 1 0 0 1 1 1 1
0 1 0 0 1 1 0 0 1 1 0
0 1 0 1 1 1 0 1 1 0 1
0 1 1 0 1 1 1 1 1 0 1
0 1 1 1 0 0 0 0 1 1 1
1 0 0 0 1 1 1 1 1 1 1
1 0 0 1 1 1 0 1 1 1 1

 Décodeur avec entrées de VALIDATION (d’Activation)

Filière SMP-S6 7 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

Entrées de validation Sorties

E3 E2 E1
0 0 1 Réagit au code d’entrée A2, A1, A0
1 x x Invalidées : toutes au niveau haut
x 1 x Invalidées : toutes au niveau haut
x x 0 Invalidées : toutes au niveau haut

II – 8 – L’encodeur
m
C’est un circuit à n entrées et m sorties avec n ≤ 2 . A une et une seule entrée active
correspond une combinaison (code) des m sorties. C’est un décodeur inverse.

Exemple

Encodeur 4-2

C'est un encodeur qui a 4 entrées E0E1E2E3 et deux sorties S0 et S1. la table de vérité
ci-dessous décrit le fonctionnement de cet encodeur.

E0 E1 E2 E3 S0 S1
1 0 0 0 0 0 S0  E 2  E 3
0 1 0 0 0 1 S1  E1  E 3
0 0 1 0 1 0
0 0 0 1 1 1

II – 9 - Les multiplexeurs (Sélecteurs de données)

Le multiplexeur (Mx) est un circuit combinatoire de sélection qui possède n entrées de

sélection et de commande, 2n entrées d’information et une seule sortie. Sa fonction consiste à
n
sélectionner une entrée parmi 2n (E0…E(2 -1)) par les n entrées de commande (C0….Cn-1) en
la connectant à la sortie S.

E0

S
E(2n -1) Mx

C0 Cn-1
Exemples

 Multiplexeur 41

Filière SMP-S6 8 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

C'est un multiplexeur de 4 entrées (E3E2E1E0), 2 entrées de commande (C1C0) et une

sortie. La table de vérité ci- dessous décrit le fonctionnement du multiplexeur 4 vers 1.

C1 C0 S
0 0 E0
0 1 E1 S  C 0 C1E 0  C 0 C1E1  C 0 C1E 2  C 0 C1E 3
1 0 E2
1 1 E3

 Multiplexeur avec entrée VALIDATION (d’Activation)

Filière SMP-S6 9 Prof. LAHCEN NKHAILI

Chapitre IV : Analyse et synthèse des circuits logiques combinatoires Systèmes Numérique

Entrées Sortie
E S2 S1 S0 Z
H x x x L
L L L L I0
L L L H I1
L L H L I2
L L H H I3
L H L L I4
L H L H I5
L H H L I6
L H H H I7

II – 10 - Les démultiplexeurs (Distributeurs de données)

Le démultiplexeur (DMx) est un circuit combinatoire qui effectue l'opération inverse

d'un multiplexeur Mx. Il distribue son entrée unique (E0) vers l'une des 2n sorties qui sont
sélectionnées par les n entrées de commande (C0 …… Cn-1)

S
0
E
0 DM S(2n -
x 1)

C0 Cn-1
Exemple
 Démultiplexeur 1 vers 4

C'est un démultiplexeur qui à une seule

entrée E0 et 4 sorties (S3S2S1S0) et deux entrées de
sélection (C1C0). Son fonctionnement est décrit par
la table de vérité ci–dessous.

.
C0 C1 S0 S1 S2 S3 S 0  C1 C 0 E 0
0 0 E0 0 0 0
0 1 0 E0 0 0 S1  C1C 0 E 0
1 0 0 0 E0 0 S 2  C1 C 0 E 0
1 1 0 0 0 E0 S3  C1C 0 E 0

II – 11 – Le transcodeur
C'est un circuit combinatoire qui permet de passer d'un code vers un autre code

Code A Transcodeur Code B

Filière SMP-S6 10 Prof. LAHCEN NKHAILI