A partir du fichier simulation : LTSPICE PLL_RRC sans diviseur etudiant.

asc et après avoir fait les

différents réglages nécessaires (filtre, VCO,…), j’obtiens une trace permettant d’avoir un
graphique ressemblant à :
Fréquence en sortie du VCO de la boucle

Fréquence en sortie
du VCO_input
permettant de déterminer la plage de capture et la plage de verrouillage:

Plage de capture : Partant d’une fréquence où la PLL ne fonctionne pas, je recherche la fréquence permettant
d’avoir la PLL qui fonctionne normalement (il en existe deux selon que je parte des hautes fréquences ou des
basses fréquences)

Plage de verrouillage : Partant d’une fréquence où la PLL fonctionne (la fmédiane) je recherche la fréquence
conduisant à un arrêt du fonctionnement normal de la PLL. (il en existe deux selon que je monte ou descends en
fréquence
Faire une copie d’écran de votre trace suite à la simulation. Indiquer sur la figure la zone de
verrouillage et la zone de capture.
Donner les différentes fréquences limitant ces plages.

2 x Plage de capture
2 x Plage de verrouillage

0.12 0.2 0.76 0.95

On calcule de manière proportionnelle de 0-1V et fréquence 0-2475 Hz

fmin de verrouillage fmin de capture fmax de capture fmax de verrouillage

297  495  1881 2351.25

Tenter d’expliquer les oscillations observées

Fréquence en sortie du VCO de la boucle

2 x Plage de capture

2 x Plage de verrouillage

Fréquence en sortie
du VCO_input
En gras, on a représenté l'évolution de la tension du V.C.O. pour un signal d'entrée
présentant une fréquence croissante…A F0-Fc, on observe la capture, alors qu'à F0+Fmax,
on observe le décrochage (on sort de la plage de verrouillage)…
Remarques : les états transitoires n’ont pas été représentés… On suppose que l’évolution
conduisant à cette caractéristique se fait de façon quasi-statique.
Dans le fichier de simulation PLL_RRC etudiant.asc est ajouté les deux diviseurs au travers de
deux compteurs 74163. Suivre les instructions indiquées sur le schéma avant de lancer des
simulations.
Faire une copie d’écran du schéma une fois les réglages fait pour la quinte et la tierce.

Quinte Tierce

D0 – D3 : 1101 D3 – D0 (de bas en haut): 1011

Alors 1101, 1110, 1111 Alors 1011, 1100, 1101, 1110, 1111
=> Diviser par 3 => Diviser par 5
 Pour chacune des notes, vérifier le bon démarrage de votre PLL en observant en particulier la
tension Vt. Après un démarrage où cette tension évolue avec le temps, sa valeur finale doit
correspondre à la tension permettant d’obtenir la quinte ou la tierce (à vérifier selon vos choix
initiaux). Donner des copies d’écran des traces montrant le démarrage et la stabilisation.

Quinte Tierce

Valeur finale : 3.55V / 5V Valeur finale : 4.18V /5V

La tension permettant d’obtenir la quinte : La tension permettant d’obtenir la tierce :
0.712 / 1V correspondant 0.838 / 1V correspondant
 Observer le signal en sortie du VCO, et sélectionner la région temporelle où la fréquence est
stabilisée sur la note souhaitée pour faire une FFT. Placer un curseur sur la raie spectrale
correspondant à votre note. (mettre les copies d’écran des FFT)

Quinte Tierce

Nous observons que la fréquence en sortie du VCO qui sera divisée par 3 donc Nous voyons bien que la fréquence en sortie du VCO qui sera divisée par 5
vaut 440 Hz avant d’entrer le comparateur de phase. donc vaut 220 Hz avant d’entrer le comparateur de phase.
 J’ai eu besoin de changer mon cahier des charges

Non et pourquoi (cela évidement peut être très court)

PLL fonctionne correctement et répond à toutes les exigences de performance énoncées telles
que la plage de fréquences de fonctionnement, la fréquence en sortie du VCO, la tension
permettant d’obtenir la quinte et tierce, etc.