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Les Methodes de Base Du Layout Page 23 PDF
Les Methodes de Base Du Layout Page 23 PDF
LAYOUT DE SWITCHS RF
STAGE EFFECTUE A ST MICROELECTRONICS GRENOBLE
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REMERCIEMENTS
Je tiens dabord remercier mon matre de stage, monsieur Stphane CLIN, pour
mavoir formidablement accueilli et conseill tout au long de ce stage. Je tiens de mme
remercier lensemble de Cellular Communication Division et plus particulirement lquipe de
Back End, mesdames Corinne DEVEY et Caroline KHOURI, messieurs Patrick CIANTRA,
Stphane CLIN et Patrick CORREARD, ainsi que monsieur Thierry DIVEL, pour leur
chaleureux accueil et leur aide prcieuse.
Je tiens enfin remercier mes parents et mes proches, pour leur aide et leur soutien
indfectible.
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RESUME
Ce stage consiste la ralisation dun test chip dune application base de switchs RF conue
dans une technologie HCMOS, et destine la tlphonie mobile. Le but principal du layout du
circuit, compte tenu de sa sensibilit, rside dans la rduction maximale des capacits
parasites et des rsistances daccs. Trois versions de ce circuit ont t ralises : deux
versions circuits et une version permettant de raliser des mesures.
Mots cls : layout, switch RF, test chip, HCMOS, SOI, capacit parasite, rsistance daccs,
cadence.
ABSTRACT
This training is based on the carrying out of a test chip for an HCMOS, RF switchs
implementation for cellular phoning. The aim target of the layout, due to the circuit sensitivity,
was to reduce as much as possible, parasite capacitors and access resistors phenomenon.
Three circuit versions were developed: two circuit versions and another one for measurement
carrying.
Keywords: layout, RF switch, test chip, HCMOS, SOI, parasite capacitor, access resistor,
cadence.
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SOMMAIRE
REMERCIEMENTS 4
RESUME 6
ABSTRACT 6
SOMMAIRE 8
ST MICROELECTRONICS 10
I. HISTORIQUE 10
II. UNE DIMENSION MONDIALE 10
III. LE SITE DE GRENOBLE 10
INTRODUCTION 14
LOUTIL CADENCE 16
I. GENERALITES 20
II. LE SOI 20
III. DESCRIPTION 20
LES SWITCHS RF 26
I. INTRODUCTION 26
II. TRAVAIL DEMANDE 26
III. ARCHITECTURE DES SWITCHS RF 27
IV. LAYOUT DES CIRCUITS INTEGRES 30
V. GENERATION DU SEAL RING ET DES MASQUES 41
VI. GENERATION DES DUMMIES 45
CONCLUSION 48
I. NATURE DU PROJET 50
II. CYCLE DE DEVELOPPEMENT DUN PRODUIT 50
III. GESTION DU PROJET 52
IV. CONCLUSION 53
BIBLIOGRAPHIE 54
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ST MICROELECTRONICS
I. Historique
La compagnie ST Microelectronics, est issue de la fusion en 1987, de SGS Microelettronica
(Italie) et de Thomson Semiconducteurs (France), dans le but de devenir un leader mondial
dans la technologie submicronique.
Aujourdhui, ST Microelectronics est lune des plus grandes compagnies de semiconducteurs
au monde, avec un bnfice net de 9,85 milliards de $ en 2006.
ST dispose de sites de production sur chaque continent. Des units de fabrication de wafers
200mm sont prsentes Agrate Brianza et Catane (Italie), Crolles et Rousset (France),
Phoenix (USA) et Singapour. Pour les wafers de 300mm, ST est la base dune alliance pilote
avec Freescale et NXP Semiconductors, implante sur le site de Crolles2. Il existe aussi un
partenariat avec Hynix Semiconductors sur le site de Wuxi City en chine, pour la production de
mmoires flash NAND. Toujours dans la production de wafers 300mm, le site de Catane est en
phase dquipement.
Lalliance Crolles2 est aussi le support dun programme de R&D pour une technologie de pointe
avec des CMOS de taille jusqu 32nm. Depuis sa cration, la R&D a toujours occupe une
place prpondrante dans la politique de ST. En 2006, 1,667 milliards de $ ont t investis
dans ce domaine, soit 16,9% des revenus annuels. Cette investissement a abouti 607 dpts
de brevets en 2006, ce qui fait de ST lun des groupes industriels les plus innovants et
prolifiques dans ce secteur.
1. Caractristiques
Le groupe MMC est spcialis dans la conception de circuits pour la tlphonie mobile.
MMC est divis en plusieurs divisions, dont la plus importante est CCD 1 .
1
Cellular Communication Division.
11
Figure 3 : Organisation de Advanced IP's & Technology Platform
Le cadre de ce stage, sera lquipe de back end de lAdvanced IPs & Technology
Platform, qui ralise le layout des circuits pour les diffrentes quipes du GRENOBLE RF
& Mixed signal expertise center.
4.Effectifs du site
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13
INTRODUCTION
La personne charge de concevoir les circuits base de switchs tait en cong maternit au
dbut du projet. De ce fait le design du circuit t ralise par un autre designer, paralllement
dautres projets. Pour aider lavancement du projet, jai donc eu lopportunit de modifier
certains schmas lectriques, en plus de la ralisation du layout des circuits.
2
Cellular Communication Division.
3
Activit qui consiste la ralisation du layout des circuits intgrs.
4
Silicon On Insulator : voire explication dans le chapitre LA TECHNOLOGIE HCMOS9 SOI
14
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LOUTIL CADENCE
L'outil cadence est une chane complte de conception qui propose un ensemble de logiciels
rpondant la quasi totalit des besoins dans les domaines :
De la conception de circuits intgrs.
De la simulation de haut niveau.
Ou bien encore du dessin "full custom" d'un circuit.
Le systme cadence est un outil qui utilise un standard graphique existant sur diffrentes
plates-formes informatiques Unix. Il utilise comme environnement le standard X qui est un
systme graphique multifentrage.
Lorsque que lon excute la ligne de commande qui lance cadence, une fentre CIW
(Command Interpreter Window) souvre : cest la fentre partir de laquelle les diffrents outils
de cadence peuvent tre lancs.
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Figure 7 : fentre library manager
Nous nous limiterons ici la prsentation des outils relatifs au layout dun circuit. Ltape
pralable tout layout, est la visualisation du schma lectrique. Pour cela, il faut ouvrir, dans
la fentre library manager, la vue schematic de la cellule raliser. Cette action lance loutil
schematic composer, qui permet la ralisation des schmas lectriques.
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A partir du schma lectrique ouvert, on peut alors raliser le layout correspondant, en activant
loutil virtuoso (cration de la vue layout de la cellule).
Une fois le layout du circuit ralis, il est indispensable de procder deux vrifications pour
valider le circuit dessin :
Une vrification DRC (Design Rules Checking) qui permet de vrifier que les rgles
de dessin inhrentes la technologie employe, dfinies par le DRM (Design Rules
Manual) sont respectes. Cette vrification est effectue par un outil lanc partir de
virtuoso.
Une vrification LVS (Layout Versus Schematic) qui contrle ladquation dun point
de vue connectique, mais aussi les caractristiques (taille, gomtrie, etc) des
composants, entre le layout et le schma lectrique du circuit. Cette vrification est
effectue par un outil galement lanc partir de virtuoso.
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LA TECHNOLOGIE HCMOS9 SOI
I. Gnralits
Comme son nom lindique, le HCMOS9 (High speed CMOS9) est une technologie base de
transistors CMOS vitesse de commutation leve. La taille minimale que peut avoir la grille
dun transistor est de 0,13m. En fonction de la couche doxyde de grille des transistors, cette
technologie est adapte pour deux types dapplications :
Les CMOS avec une paisseur doxyde de grille de 2nm (GO1) permettent la
conception de circuits aliments en 1,2V.
Les CMOS avec une paisseur doxyde de grille de 5nm (GO2) permettent de
concevoir des applications jusqu 2,5V, ainsi que des circuits RF spcifiques tels
que les switchs RF.
La vritable particularit du HCMOS9 SOI, rside dans le matriau dans lequel est fabriqu le
wafer, le SOI.
II.Le SOI
Le SOI, ou Silicon On Insulator, est un matriau qui a t mis au point par la socit
grenobloise SOITEC fonde par des chercheurs du CEA LETI, dans le dbut des annes 80.
Un des avantages des circuits sur SOI par rapport ceux sur silicium massif, est quils
fonctionnent sans faillir dans les conditions les plus critiques, y compris sous bombardements
ioniques ou dans des tempratures extrmes. Ceci est possible grce une couche de
matriau monocristallin isolant qui prserve des perturbations le transistor.
Autre atout du SOI, sa consommation : consommation gale, les puces SOI fournissent une
puissance deux fois plus importantes que leurs homologues sur silicium classique. Etant moins
nergtiques, elles produisent moins de calories, et ncessitent donc moins dtre refroidies, ce
qui est particulirement avantageux pour les applications informatiques.
De plus, du fait de la prsence doxyde entre le substrat et le transistor, le phnomne de
latchup est totalement rsolu en SOI.
III. Description
Mis part les couches permettant de raliser les transistors, la technologie HCMOS9 SOI
dispose de 7 niveaux de mtaux pour raliser les interconnexions.
20
Figure 13 : principaux niveaux utiliss en HCMOS9 SOI
Les derniers niveaux de mtaux qui sont en aluminium (ALUCAP) et en cuivre (METAL6),
de par leur forte densit de courant, sont trs employs pour raliser les pistes
dalimentations et autres pistes fort passage de courant.
2.Quelques composants
La particularit des transistors et de la plupart des composants en SOI par rapport aux
technologies classiques, est la prsence dune prise substrat (body contact) qui permet de
polariser le substrat du transistor.
Ainsi, sur le schma ci-dessus, les blocs dont le layout devra tre particulirement soign sont
les paires diffrentielles qui doivent avoir une symtrie la plus parfaite possible, et les miroirs de
courant dont les transistors doivent tre matchs (ils doivent tre implants dans le mme
caisson et avoir la mme orientation).
De mme, en fonction de la nature de lapplication, on fera galement attention des
paramtres tels que la disposition de certains blocs par rapport dautres, ou encore la
dimension et la structure des pistes dinterconnexion pour garantir une certaine densit de
courant.
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Figure 18 : orientation recommande pour les niveaux de mtaux
En microlectronique, deux des fonctions les plus utilises, sont les paires diffrentielles et les
miroirs de courant. En ce qui concerne la paire diffrentielle, qui pour fonctionner correctement
doit observer une parfaite symtrie entre les deux transistors, on effectue dans la plupart des
cas un routage dit en cross coupling .
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Dans cette structure, chaque transistor est divis en deux transistors, disposs en diagonale
(voire figure 20). Cette architecture permet de garantir un environnement identique sur chaque
transistor.
Pour les miroirs de courant, les transistors doivent systmatiquement tre matched , c'est--
dire implants dans le mme caisson et avoir la mme orientation de grille.
5
Un dummy est un composant sans influence au niveau du circuit, qui est plac ct dun autre composant pour fournir
celui-ci un environnement physique souhait. Les dummies sont gnralement placs aux extrmits de chanes de
composants.
24
25
LES SWITCHS RF
I. Introduction
Le projet vise dvelopper des switchs 6 RF, permettant de commuter le signal reu par une
antenne de tlphone mobile, vers plusieurs canaux de rception. Dans sa version initiale, lIP 7
devait comporter 5 canaux de rception. Pour rpondre un dsir du client, une version avec 3
canaux de rception a galement t dveloppe.
Avant dtre mise sur le march, lapplication de switch va dabord devoir tre teste et valide
par rapport aux spcifications techniques souhaites. Ainsi, la version de lIP ralis dans ce
stage sera dabord implante dans un test chip 8 afin de subir diffrentes mesures.
Dans ce cadre, sera galement dveloppe une version denergy management qui permettra
deffectuer des mesures spcifiques sur la consommation nergtique de certains blocs du
circuit.
6
Interrupteur.
7
Intellectual Property : application dveloppe chez ST Microelectronics qui est ensuite livre un client.
8
Maquette de test dun circuit, qui permet de contrler et mettre au point ce dernier avant sa production.
9
Pattern Generation : fabrication des masques des circuits intgrs.
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III. Architecture des switchs RF
Les diffrentes entres/sorties du circuit seront connectes des plots (pads) disposs en
couronne (lIO RING).
10
Low Drop Output
27
2.Switchs RF 3 canaux de rception
Cette version est identique la version prcdente, mis part le nombre de canaux qui
est limit trois.
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3.Module denergy management
Dans ce module de test, afin de pouvoir effectuer des mesures, les sorties du LDO, du
Band Gap et du Charge Pump, ont t connectes aux sorties Rx_2 Rx_5. On
remarquera la prsence dun buffer sur la sortie Rx_4, qui a t rajout, afin dviter un
croulement du signal qui pourrait tre caus par la capacit du pad de connexion.
29
IV. Layout des circuits intgrs
30
LIO RING est constitu de 14 pads dentres/sorties (disposs suivant un pas de 130m), pour
une dimension de 1,5mm 1mm qui quivaut celle du circuit intgr. Ces diffrents pads
dont la structure sera explique un peu plus tard, sont relis par deux rails de protection ESD 11 ,
VPLUS (spar en deux, une partie analogique et une partie digitale) et VMINUS. Sont
connects ces rails, des ponts de diodes et des ESD clamp, dont le rle sera expliqu ci-
dessous. On notera que, pour faciliter llaboration de circuits pouvant tre complexes, des
composants de base ou plus complexes raliss prcdemment, sont disponibles dans des
bibliothques communes aux diffrentes quipes de conception. Dans ces bibliothques, les
composants sont classs par technologie ou par projet.
a) LESD clamp
Il permet de protger les dispositifs auxquels il est connect contre les surtensions en
limitant la tension 2,5V. Lorsquune dcharge lectrostatique intervient sur lune de
ses entres, le clamp se comporte alors comme un circuit ferm qui limite la tension du
circuit une valeur crte (ici 2,5V). En fonctionnement normal, le clamp est assimilable
un circuit ouvert. Le layout de ce circuit qui t ralis par une autre quipe, a t
rcupr dans une bibliothque de composants de protection ESD et rutilis tel quel.
11
Electro Static Discharge
31
b) Le pad RF
c) Le pad VDD
12
Radio Frequency
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Equip dun ESD clamp, il permet de protger lentre/sortie connecte contre les
dcharges lectrostatiques, en vacuant celles-ci dans le rail VPLUS.
d) Le pad GND
e) Le pad digital
De mme structure et fonction que le pad RF, celui-ci est nanmoins deux fois plus
petit et possde seulement deux diodes de protection ESD (une connecte chaque
rail de protection), ayant supporter des tensions beaucoup plus faibles.
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2.Layout des blocs principaux des schmas top
a) Layout du switch
On remarquera que le layout du transistor qui compose les switchs a t pens pour
rduire autant que possible, les capacits parasites entre son drain (D) et sa source
(S). Les capacits parasites en question tant causes par la structure interdigite des
contacts drain et source, les derniers niveaux de mtaux de ceux-ci ont t rduits afin
de limiter les surfaces en vis--vis.
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b) Layout du CONTROL
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Le layout de lensemble charge pump + band gap a t rcupr dun projet antrieur.
Les deux modifications apportes ce layout sont :
Le fractionnement des rails VPLUS et GND, afin de sparer les alimentations
du charge pump et du band gap.
La translation de certains condensateurs en ALUCAP, pour des raisons
dencombrement spatial que nous verrons plus tard 13 .
Toutes les autres connexions internes ce circuit sont restes inchanges.
d) Layout du LDO
13
Voire disposition de lensemble charge pump + band gap page 38.
36
3.Assemblage des diffrents blocs dans le layout top
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Aprs avoir ralis le layout des diffrents blocs constituant le circuit des switchs RF,
reste donc raliser lassemblage de ces derniers, partir du schma lectrique 14 .
Pour des raisons de densit, les pistes en mtal de plus de 12m 15 de large, telles que
la piste dantenne, doivent contenir des slots (des trous) qui doivent couvrir au
minimum 9% 16 de la surface totale de la piste.
Pour palier cette contrainte, les pistes larges (telles que la piste dantenne ou les rails
de protection ESD de lIO RING) qui rpondent aux conditions nonces ci-dessus, ont
t ralises selon une structure en damier , par concatnation matricielle de
cellules identiques celle de la figure prcdente.
14
Voire partie III. Architecture des switchs RF .
15
Paramtre dpendant de la technologie utilise.
16
Paramtre dpendant de la technologie utilise.
38
b) Version switchs RF 3 canaux
Le layout de cette version est identique la prcdente, mis part la piste dantenne
qui a t raccourcie du fait de la rduction du nombre de canaux.
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c) Version denergy management
Dans cette version o lon na conserv quun seul switch, les pads rendus disponibles
ont t connects certains blocs pour effectuer des mesures 17 .
17
Voire III. Architecture des switchs RF 3. Module denergy management .
40
V. Gnration du seal ring et des masques
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Cette tape consiste gnrer sous cadence, les masques de fabrication, les motifs
dalignement, les informations concernant lidentit du circuit, ainsi que le seal ring.
Le seal ring
Le seal ring permet de dlimiter la zone de dcoupe la puce. Afin de protger le circuit des
contraintes mcaniques (le stress) engendres par la dcoupe du silicium, le seal ring est
constitu dun empilement pyramidal de diffrentes couches actives et mtalliques,
dpaisseur suffisante pour amortir les vibrations.
On remarquera dans le coin infrieur du seal ring, un L corner, qui est un motif
dalignement.
Cette liste rpertorie les numros des masques ncessaires la fabrication du circuit.
Le logo du fabricant
42
Il permet didentifier le fabricant du circuit.
Le nom du circuit
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3.Version denergy management
44
VI. Gnration des dummies
La gnration des dummies (ou tiles) permet de satisfaire aux rgles de densit de mtal
dfinies par la technologie.
La gnration des dummies est lavant dernire tape de conception (et donc de layout)
dun circuit intgr avant son envoi en fonderie. En effet, aprs cette procdure, le circuit
subit une dernire phase de vrifications LVS et DRC.
47
CONCLUSION
Les trois versions de circuits ont t livres comme prvu, le 11 mai 2007. Aprs leur
fabrication, ces circuits seront assembls et mis en botier, avant dtre tests dans le
laboratoire de mesures et de validation de ST Microelectronics Grenoble. En fonction des
rsultats des tests, les circuits subiront dventuelles modifications, avant dtre renvoys en
production.
Sur le plan personnel, ce stage ma dabord permis de dcouvrir une large facette du
layout analogique et du savoir faire quexige le mtier de layouteur en gnral. De plus, de par
les contraintes de planning lies aux projets industriels, jai de ce fait acquis de lexprience en
ce qui concerne la gestion de projet, ce qui permet de respecter les dlais de livraison. Jai
galement pu me rendre compte, travers les diverses runions auxquelles jai particip, de
limportance de la concertation entre les diffrents acteurs dans la conduite dun projet
industriel. Enfin, jai pu dcouvrir une multitude de mtiers et dapplications de la
microlectronique, de la conception la fabrication.
48
49
LA CONDUITE DE PROJET A ST
MICROELECTRONICS GRENOBLE
((P
Projet tuteur)
I. Nature du projet
Specifications
Models realization
IP put on TESTCHIP
IP flow
Testchip realization
Layout
Laboratory
Characterization Characterization
IC flow
ASIC
IP put on ASIC
50
1. Les spcifications
A partir des spcifications, les modles des composants constituant le circuit sont
raliss. Le modle est un fichier informatique renfermant les quations
mathmatiques permettant de dcrire (et donc de simuler) le comportement
lectrique du composant.
3. Design du circuit
18
Post Layout Simulation.
51
5. Test du circuit
Une fois conu, le circuit subit une phase de tests pour vrifier sil rpond aux
spcifications. Aprs avoir ralis le layout du circuit, le dessin des masques est
envoy en PG 19 pour fabriquer les circuits de tests (test chip). Cette phase de test
qui est primordiale lamlioration de la qualit du circuit, est ralise dans un
laboratoire de mesures. Le circuit est alors caractris (mesure de ses
caractristiques lectriques et physiques), puis compar aux spcifications
attendues. En fonction du rsultat de ces tests, le circuit est corrig pour pouvoir
tre livr.
6. Livraison/Fabrication du circuit
Le projet aboutit lorsque le circuit ralis est livr au client sous forme dIP 20 au
client, ou envoy en fonderie pour la gnration des masques de fabrication.
Cette tape est la dernire avant la mise sur le march dun produit.
Pour assurer le bon droulement du projet, plusieurs runions sont tenues entre les diffrents
acteurs impliqus dans celui-ci. Il existe plusieurs types de runion :
Les runions caractres techniques, qui permettent aux diffrentes quipes de
mieux synchroniser leur travail, mais aussi de faire part dventuelles requtes ou
proposition quant loptimisation de la conduite de leur mission. Ces runions, selon
leur envergure, peuvent tre de frquence hebdomadaire ou mensuelle. Le bilan de
ces runions peut conduire un ajustement des ressources affectes au projet.
Les runions entre responsable projet et client, qui permettent dinformer ce dernier
de ltat davancement du projet.
Pour certains types de projet (en recherche dveloppement surtout), un bilan est
tabli avant le dbut du projet. Ce dernier permet de quantifier les ressources
humaines et matrielles (cartes et matriel de test) ncessaires la conduite du
19
Pattern Generation : ralisation des masques de fabrication.
20
Intellectual Property : version informatique (non physique) du circuit, qui consiste en un ensemble de fichiers informatiques
regroupant les informations ncessaires sa fabrication.
52
projet. En fonction de limportance du projet et de sa rentabilit, mais aussi selon
limportance du client, ces ressources seront factures ou pas, en complment du
produit concevoir.
IV. CONCLUSION
Au-del des moyens financiers, matriels ou humains qui lui sont affects, le fil conducteur dun
projet demeure la qualit de la concertation entre ses diffrents acteurs. En effet, une bonne
gestion de projet permet danticiper les erreurs de nature organisationnelle qui pourraient
aboutir un retard de livraison. Cest pour cette raison que plus un projet sera consquent de
par leffectif des personnes impliques, ainsi que par limportance des enjeux financiers, plus
une attention particulire sera porte son organisation et sa bonne gestion.
53
BIBLIOGRAPHIE
54
55
TABLE DES ILLUSTRATIONS
Figure 1: organisations prsentes ST Grenoble. ........................................................................................................................ 11
Figure 2 : Organisation de Cellular Communication Division ..................................................................................................... 11
Figure 3 : Organisation de Advanced IP's & Technology Platform ............................................................................................. 12
Figure 4 : effectifs du site de ST Grenoble................................................................................................................................... 12
Figure 5 : flot gnral concepteur fondeur ................................................................................................................................ 16
Figure 6 : fentre CIW ................................................................................................................................................................. 16
Figure 7 : fentre library manager ................................................................................................................................................ 17
Figure 8 : flot de conception d'un circuit intgr .......................................................................................................................... 17
Figure 9 : fentre schematic composer ......................................................................................................................................... 17
Figure 10 : fentre virtuoso .......................................................................................................................................................... 18
Figure 11 : fentre vrification DRC ............................................................................................................................................ 18
Figure 12 : fentre vrification LVS ............................................................................................................................................ 18
Figure 13 : principaux niveaux utiliss en HCMOS9 SOI ........................................................................................................... 21
Figure 14 : transistors en HCMOS9 SOI ...................................................................................................................................... 21
Figure 15 : condensateur en HCMOS9 SOI ................................................................................................................................. 21
Figure 16 : rsistance en HCMOS9 SOI ...................................................................................................................................... 21
Figure 17 : schma lectrique quelconque ................................................................................................................................... 22
Figure 18 : orientation recommande pour les niveaux de mtaux .............................................................................................. 23
Figure 19 : orientation des diffrents niveaux de mtaux............................................................................................................. 23
Figure 20 : routage en cross coupling........................................................................................................................................... 23
Figure 21 : layout d'un miroir de courant ..................................................................................................................................... 24
Figure 22 : fonction des switchs RF ............................................................................................................................................. 26
Figure 23 : structure de l'IP switchs RF 5 canaux...................................................................................................................... 27
Figure 24 : structure de l'IP switchs RF 3 canaux...................................................................................................................... 28
Figure 25 : structure du module d'energy management ................................................................................................................ 29
Figure 26 : layout de l'IO RING ................................................................................................................................................... 30
Figure 27 : layout d'un ESD clamp .............................................................................................................................................. 31
Figure 28 : layout d'un pad RF ..................................................................................................................................................... 32
Figure 29 : layout d'un pad VDD ................................................................................................................................................. 32
Figure 30 : layout d'un pad GND ................................................................................................................................................. 33
Figure 31 : layout d'un pad digital ................................................................................................................................................ 33
Figure 32 : layout du switch ......................................................................................................................................................... 34
Figure 33 : layout d'un transistor constituant les switchs RF ....................................................................................................... 34
Figure 34 : layout du CONTROL................................................................................................................................................. 35
Figure 35 : layout de l'ensemble charge pump + band gap avant modification............................................................................ 35
Figure 36 : layout de lensemble charge pump + band gap aprs modification ........................................................................... 35
Figure 37 : layout du LDO ........................................................................................................................................................... 36
Figure 38 : layout top de la version de switchs RF 5 canaux..................................................................................................... 37
Figure 39 : cellule en damier en METAL4................................................................................................................................... 38
Figure 40 : cellule en damier avec via METAL6 - ALUCAP ...................................................................................................... 38
Figure 41 : layout top de la version de switchs RF 3 canaux..................................................................................................... 39
Figure 42 : layout top de la version d'energy management .......................................................................................................... 40
Figure 43 : version switchs 5 canaux, gnration des masques et du seal ring.......................................................................... 41
Figure 44 : gnration du seal ring ............................................................................................................................................... 42
Figure 45 : gnration des identificateurs des masques de fabrication......................................................................................... 42
Figure 46 : gnration des motifs d'alignement ............................................................................................................................ 42
Figure 47 : gnration du logo du fabricant ................................................................................................................................. 42
Figure 48 : gnration du nom du circuit ..................................................................................................................................... 43
Figure 49 : version switchs 3 canaux, gnration des masques et du seal ring.......................................................................... 43
Figure 50 : version d'energy management, gnration des masques et du seal ring ..................................................................... 44
Figure 51 : version switchs RF 5 canaux, gnration des dummies .......................................................................................... 45
Figure 52 : gnration des dummies ............................................................................................................................................. 45
Figure 53 : version switchs RF 3 canaux, gnration des dummies .......................................................................................... 46
Figure 54 : version d'energy management, gnration des dummies ........................................................................................... 47
Figure 55 : flot de conception d'un produit .................................................................................................................................. 50
56
TABLE DES MATIERES
REMERCIEMENTS 4
RESUME 6
ABSTRACT 6
SOMMAIRE 8
ST MICROELECTRONICS 10
I. HISTORIQUE 10
II. UNE DIMENSION MONDIALE 10
III. LE SITE DE GRENOBLE 10
1. CARACTERISTIQUES 10
2. LA PRODUCTION DU SITE 10
3. ORGANISATIONS PRESENTES SUR LE SITE. 11
4. EFFECTIFS DU SITE 12
INTRODUCTION 14
LOUTIL CADENCE 16
I. GENERALITES 20
II. LE SOI 20
III. DESCRIPTION 20
1. LES COUCHES DINTERCONNEXION 20
2. QUELQUES COMPOSANTS 21
LES SWITCHS RF 26
I. INTRODUCTION 26
II. TRAVAIL DEMANDE 26
III. ARCHITECTURE DES SWITCHS RF 27
1. SWITCHS RF A 5 CANAUX DE RECEPTION 27
2. SWITCHS RF A 3 CANAUX DE RECEPTION 28
3. MODULE DENERGY MANAGEMENT 29
IV. LAYOUT DES CIRCUITS INTEGRES 30
57
1. LAYOUT DE LIO RING 30
a) LESD clamp 31
b) Le pad RF 32
c) Le pad VDD 32
d) Le pad GND 33
e) Le pad digital 33
2. LAYOUT DES BLOCS PRINCIPAUX DES SCHEMAS TOP 34
a) Layout du switch 34
b) Layout du CONTROL 35
c) Layout du charge pump et du band gap 35
d) Layout du LDO 36
3. ASSEMBLAGE DES DIFFERENTS BLOCS DANS LE LAYOUT TOP 37
a) Version switchs RF 5 canaux 37
b) Version switchs RF 3 canaux 39
c) Version denergy management 40
V. GENERATION DU SEAL RING ET DES MASQUES 41
1. VERSION SWITCHS RF A 5 CANAUX 41
2. VERSIONS SWITCHS RF A 3 CANAUX 43
3. VERSION DENERGY MANAGEMENT 44
VI. GENERATION DES DUMMIES 45
1. VERSION SWITCHS RF A 5 CANAUX 45
2. VERSIONS SWITCHS RF A 3 CANAUX 46
3. VERSION DENERGY MANAGEMENT 47
CONCLUSION 48
I. NATURE DU PROJET 50
II. CYCLE DE DEVELOPPEMENT DUN PRODUIT 50
1. LES SPECIFICATIONS 51
2. REALISATION DES MODELES COMPORTEMENTAUX 51
3. DESIGN DU CIRCUIT 51
4. LAYOUT DU CIRCUIT ET SIMULATION PLS 51
5. TEST DU CIRCUIT 52
6. LIVRAISON/FABRICATION DU CIRCUIT 52
III. GESTION DU PROJET 52
IV. CONCLUSION 53
BIBLIOGRAPHIE 54
58