Université Mohamed Kheider Biskra – Faculté des sciences et de la technologie

Département de Génie Electrique – Filière RT – Master 1 (2019-2020)

TD VHDL n°1
(Circuit combinatoire)

Exercice I

Décrivez l’entité et l’architecture d’un transcodeur binaire-code de gray. La table de vérité ci-dessous
donne une spécification du comportement attendu.

binaire Code de gray

E0 E1 E2 E0 E1 E2 S0 S1 S2
0 0 0 0 0 0
S0 S1 S2 0 0 1 0 0 1
0 1 0 0 1 1
0 1 1 0 1 0
1 0 0 1 1 0
1 0 1 1 1 1
1 1 0 1 0 1
1 1 1 1 0 0

Figure 1: Le modèle de transcodeur et sa table de vérité

Les entrées et sorties seront toutes de type élémentaire bit. (La description sera de type
algorithmique), en utilisant les méthodes suivant:
Les opérations logiques (and, or, xor, not).

Exercice II

Ecrire l’ensemble d’un fichier VHDL (Library, Entity, Architecture) qui décrit un décodeur
binaire / 7 segments.

Figure 2: Décodeur de type Hex et Dec avec afficheur 7 Segments

Exercice III

Ecrire l’entité et l’architecture correspondante au schéma de ces multiplexeurs (4/1bits) et

(8/1bits).
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Département de Génie Electrique – Filière RT – Master 1 (2019-2020)

Figure 3: Multiplexeurs de type (a) 4/1bits (b) 8/1 bits

En utilisant les méthodes suivantes :

a- Les opérations logiques (port logique: and, or, xor, not).

b- When else.
c- With select.

Exercice IV

Ecrire l’entité et l’architecture correspondante au schéma de ces démultiplexeurs (4/1bits) et

(8/1bits).

Figure 4: Démultiplexeurs de type (a) 4/1bits (b) 8/1 bits

En utilisant les méthodes suivantes :

a- Les opérations logiques (port logique: and, or, xor, not).

b- When else.
c- With select.