Cours5 Logique Séquentielle Finale 2021

19/12/2021
Electronique d’instrumentation
--Electronique Numérique--
Circuits de Logique séquentielle
Pr. A. AIT MADI
GMA(S5)-ENSA
RST(S6)-ENSA -KENITRA
-KENITRA 1
Plan
Les bascules
Les compteurs
Les registres
GMA(S5)-ENSA
-KENITRA 2
1
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Introduction
Ei
Système
Sj +
combinatoire
Sj-
Système séquentiel
 L’état des sorties (la sortie) dépend à la fois des états des variables d
entrée et des sorties => Il y a rebouclage (rétroaction) des sorties sur les
entrées. Cela signifie qu’un circuit séquentiel garde la mémoire des états
passés.
GMA(S5)-ENSA
-KENITRA 3
Introduction
• Un système séquentiel est un système logique dont l’état des variables de

sortie dépend non seulement de l’état des variables d’entrée mais aussi de
l’état précédant des variables de sortie.
• Le système se souvient du passé en enregistrant les états précédents de ses

sorties, faisant appel pour cela, à des variables internes, ou mémoires.
GMA(S5)-ENSA
-KENITRA 4
2
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Introduction
• Concept d’état :
 Considérons le système séquentiel suivant permettant de commander la
rotation d’un moteur à partir d’une commande CM.
 Le principe de fonctionnement est donné par la table de fonctionnement ci-
dessous.
GMA(S5)-ENSA
-KENITRA 5
Introduction
 On constate que :
 Le seul état des entrées ne permet pas de donner l’état des sorties. En effet,
pour les entrées m=0 et a=0, la sortie peut être CM=0 ou CM=1.
 La variable d’état interne x permet de lever cette ambiguïté en mémorisant

l’état du dernier bouton actionné :
o x=1 lorsque le bouton marche a été actionné
o x=0 lorsque le bouton arrêt a été actionné.
GMA(S5)-ENSA
-KENITRA 6
3
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Introduction
 Il existe deux grandes catégories de circuit séquentiel :

• Le circuit séquentiel asynchrone.
─ Les sorties du montage peuvent changer à tout moment dès qu’une ou
plusieurs entrées. changent
─ Les sorties changent après un temps de propagation qui peut être différent
pour chaque sortie.
GMA(S5)-ENSA
-KENITRA 8
Introduction
 Le circuit séquentiel synchrone.
─ Le changement sur les sorties se produit après le changement d’état (front
montant ou descendant) d’un signal maître, l’horloge.
─ Les entrées servent à préparer le changement d’état, mais ne provoquent pas
de changement des sorties.
─ Tout changement d’état interne du montage est synchronisé sur le front actif
de l’horloge.
─ Les multiples états transitoires
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-KENITRA 9
4
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Les bascules
• Une bascule est l’élément de base de la logique

séquentielle. C’est une mémoire élémentaire qui permet
de mémoriser une information d’un seul bit (0 ou 1).
GMA(S5)-ENSA
-KENITRA 10
Les bascules
 Bascule RS Asynchrone : Latch RS
• La bascule RS asynchrone possède une entrée R (Reset) de mise à zéro,
une entrée S (Set) de mise à 1 et deux sorties Q et son complément Q
Q.
Symbol Table de vérité
R Q
S Q
• L’état R=S=0 (mode mémoire) maintient l’état de la sortie. L’état R=S=1

(mode interdit) est interdit car il conduit à mettre simultanément la sortie à 1
et à 0.
Graphe d’évolution
GMA(S5)-ENSA
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5
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Les bascules
• Réalisation de la bascule RS avec les portes NAND
Table de vérité Table de Karnaugh
Equation logique
Q+  S  Q-R
GMA(S5)-ENSA
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Les bascules
Equation logique
Q+  S  Q-R Logigramme
1 S
Q+  S  Q-R S &
Q
&
1 Q
R
R
─ Remarque :
 Cette bascule RS est prioritaire au 1 car, pour la combinaison R=S=1, la

sortie Q est mise à 1 (les Φ ayant été fixés à 1 pour la simplification de Q).
GMA(S5)-ENSA
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6
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Les bascules
• Réalisation de la bascule RS avec les portes NOR
Table de vérité Tableau de Karnaugh
Equation logique
Q+  R + Q-S Q+  R + Q-S
Q+  R + Q-+S
GMA(S5)-ENSA
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Les bascules
Logigramme
R ≥1
Q
≥1
Q
S
─ Remarque :
 Cette bascule RS est prioritaire au 0 car, pour la combinaison R=S=1, la

sortie Q est mise à 0 (les Φ ayant été fixés à 0 pour la simplification de Q).
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Les bascules
• Cas des états interdits
─ Afin d’imposer un état de sortie déterminée lors de la présentation la
combinaison R=S=1 en entrée, il convient de remplacer la combinaison
R=S=1 par une autre combinaison en utilisant un circuit combinatoire selon
le principe suivant :
R’
R R Q
Système
combi-
natoire S’
S S
GMA(S5)-ENSA
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Les bascules
─ Cas R=S=1 ramené au cas R=0 et S=1 (mise à 1)
Equations logiques
Table de vérité
R S R’ S’ S’  S
0 0 0 0
0 1 0 1
R’  R  S  R  S
1 0 1 0
1 1 0 1
Logigramme
S’ 1
S &
Q
&
& 1 1 Q
R R’
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Les bascules
─ Cas R=S=1 ramené au cas R=1 et S=0 (mise à 0)
Equations logiques
Table de vérité
R S R’ S’ R’  R
0 0 0 0
0 1 0 1 S’  R  S  R  S
1 0 1 0
1 1 1 0
Logigramme
R’
R ≥1
Q
≥1
≥1 Q
S 1 S’
GMA(S5)-ENSA
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Les bascules
• Avantage des bascules RS Asynchrone
─ Simplicité
• Inconvénients des bascules RS Asynchrone
─ Dispositif asynchrone
─ Etat interdit
─ Sensibilité aux parasites (transitoires) dus aux changements indésirables
des entrées S et R.
RS avec les portes NOR RS avec les portes NAND
GMA(S5)-ENSA
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Les bascules
• Exemple 1: Dispositif Anti rebonds
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Les bascules
GMA(S5)-ENSA
-KENITRA 21
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Les bascules
• Exemple 2: Circuit Astable à base du NE555
GMA(S5)-ENSA
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Les bascules
Il comporte
• un réseau de trois résistances de
précision R = 5,0 kΩ montées en
diviseur de tension,
• deux comparateurs,
• une bascule RS,
• un amplificateur de sortie
• un transistor à collecteur ouvert.
Schéma interne d’un circuit NE555
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Les bascules
• Fonctionnement général :
 Reset/ (4) est à un niveau bas : La bascule est remise à zéro et le transistor de
décharge est saturé et la sortie reste impérativement à un niveau bas. Aucune
autre opération n'est possible.
 Trigger/ (2) est inférieur à Vcc / 3 : La bascule est activée (SET) et la sortie est
à un niveau haut, le transistor de décharge est bloqué.
 Threshold (6) est supérieur à 2.Vcc / 3 : La bascule est remise à zéro (RESET)
et la sortie est à un niveau bas, le transistor de décharge est saturé.
 Threshold et Trigger sont respectivement inférieurs à 2.Vcc / 3 et

supérieurs à Vcc / 3 : La bascule, la sortie et le transistor de décharge
conservent leurs états précédents.,
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Les bascules
• Exemple 2: Circuit NE555
GMA(S5)-ENSA
-KENITRA 25
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Les bascules
• Fonctionnement en astable
 On considère que le condensateur C est initialement déchargé (R=0 et
S=1Q/=0 et output=1) le transistor T est bloqué
 Le condensateur C se charge exponentiellement à travers deux résistances
R1 et R2 (constante de temps (R1 + R2).C).
 Quand la tension aux bornes de C dépasse Vcc/3, le comparateur Comp2
bascule et positionne à 0 l’entrée S (set) de la bascule RS (Q/=0 et output=1
état de mémorisation, R=0 et S=0)  C continue à se charger.
 Quand la tension aux bornes de C dépasse 2.Vcc/3, le comparateur Comp1
bascule et positionne à 1 l’entrée R (reset) de la bascule RS (R=1 et
S=0Q/=1 et output=0) le transistor T est saturé
 La saturation du transistor décharge le condensateur C se décharge à
travers l'espace collecteur-émetteur du transistor et la résistance
R2 (constante de temps pratiquement égale à R2.C).
GMA(S5)-ENSA
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Les bascules
 Quand la tension aux bornes du condensateur est inférieur Vcc/3 le
comparateur Comp2 bascule et positionne à 1 l’entrée S (set) de la bascule
RS (Q/=0 et output=1, R=0 et S=1)  le transistor T est bloqué C se charge
à nouveau jusqu’à 2.Vcc/3 et le cycle reprend…
 Le circuit va osciller entre ces deux états et forme un montage astable.
 Dans les deux cas (charge et décharge) les valeurs extrêmes de la tension
aux bornes de C sont Vcc / 3 = U et 2.Vcc / 3 = 2.U;
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Les bascules
GMA(S5)-ENSA
-KENITRA 28
Les bascules
 Equation de la charge et la décharge d'un condensateur :
Vc = Vinitiale + ( Vfinale - Vinitiale )( 1 - e -t/RC )
 Au moment de la charge du condensateur
Uinitiale = 1/3 Vcc et Vfinale =Vcc

Vc = 1/3Vcc + (Vcc -1/3Vcc)( 1 - e -t/(R1 +R2)C )
La tension atteinte au bout du temps TH est 2/3 Vcc.
2/3 = 1/3 + 2/3(1 - e -TH/(R1 + R2)C )
1/2 =1 - e -TH/(R1 + R2)Ce -TH/(R1+R2)C = ½TH = (R1+R2) C ln 2
 La durée de la charge est donc TH = (R1 + R2).C.ln(2)
GMA(S5)-ENSA
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Les bascules
 Au moment de la décharge du condensateur
Uinitiale = 2/3 Vcc et Vfinale =0

Vc = 2/3Vcc + (0 -2/3Vcc)( 1 - e -t/(R1 +R2)C )
La tension atteinte au bout du temps TL est 1/3 Vcc.
1/3 = 2/3 (1-e -TL/(R2)C )
1/2 =1 - e -TL/(R2)Ce -TL/(R2)C = ½TL = R2 C ln 2
 La durée de la décharge est TL = R2.C.ln(2).
 La période de l'astable est T = TH + TL.T= 0,69 (R1+ 2R2)CF= 1,44/

(R1+2R2)C
GMA(S5)-ENSA
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Les bascules
 Bascule RS Synchrone (RST ou RSH)

• La bascule RS synchrone possède une entrée R (Reset) de mise à zéro,
une entrée S (Set) de mise à 1, une entrée d’horloge H et une sortie Q
• La bascule RS synchrone fonctionne selon son activation suivant un état de

l’horloge. Les états de l’horloge possible sont :
─ Niveau 1 (niveau haut)
─ Niveau 0 (niveau bas)
─ Front montant
─ Front descendant
GMA(S5)-ENSA
-KENITRA 31
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Les bascules
• Modèle de synchronisation des bascule RSH ou RST
R Q R Q
H H
S Q S Q
sur niveau haut sur niveau bas
H
1
0 t
R Q R Q
H H
S Q S Q
sur front montant sur front descendant

GMA(S5)-ENSA
-KENITRA 32
Les bascules
─ La bascule RST synchronisée par le niveau haut de l’horloge
Table de fonctionnement
H R S Q+
0 Φ Φ Q-
1 0 0 Q- Mémoire
1 0 1 1 Mise à 1
1 1 0 0 Mise à 0
1 1 1 Φ Interdit
 Exercice :
à partir de la table de vérité de cette bascule, déterminer
l’équation de sa sortie et réaliser le logigramme avec des portes
NAND uniquement.
GMA(S5)-ENSA
-KENITRA 33
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Les bascules Tableau de Karnaugh

Table de vérité
H Q- R S Q+ RS
HQ- 00 01 11 10
0 0 0 0 0
0 0 0 1 0 00 0 0 0 0
0 0 1 0 0 Equation logique
0 0 1 1 0 01 1 1 1 1
Q+  Q-R  HQ-  HS
0 1 0 0 1
0 1 0 1 Q+  Q-(R  H)  HS
1 11 1 1 Φ 0
0 1 1 0 1 Q+  Q-(RH)  HS
0 1 1 1 1 Q+  Q- (RH) HS 10 0 1 Φ 0
1 0 0 0 0
1 0 0 1 1
1 0 1 0 0
1 0 1 1 Φ
1 1 0 0 1
Logigramme
1 1 0 1 1
1 1 1 0 0
1 1 1 1 Φ
GMA(S5)-ENSA
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Les bascules
Chronogramme
t
S
t
R
t
Q
GMA(S5)-ENSA
-KENITRA 35
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Les bascules
 Avantages: ƒInsensibilité aux parasites (H ou T=0 dans le cas des bascules

RST actives sur niveau haut) ‰
 Inconvénients ƒ: Etat interdit ƒSensibilité aux parasites (H ou T=1); Lorsque
Hou T=1, la bascule fonctionne comme une bascule RS
GMA(S5)-ENSA
-KENITRA 36
Les bascules
─ La bascule RST synchronisée par le front montant haut de l’horloge
H R S Q+
0 Φ Φ Q-
1 Φ Φ Q- Mémoire
 0 0 Q-
 0 1 1 Mise à 1
 1 0 0 Mise à 0
 1 1 Φ Interdit
GMA(S5)-ENSA
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Les bascules
Chronogramme
t
S
t
R
t
Q
GMA(S5)-ENSA
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Les bascules
 Bascule D
• La bascule D est la cellule mémoire fondamentale utilisée dans la grande
majorité des applications.
• La bascule D est une bascule synchrone qui possède une entrée de donnée D
(Data), une entrée d’horloge H, une sortie Q et une sortie complément de Q.
• Elle est obtenue à partir d'une bascule RSH en ne considérant que les deux
combinaisons (R,S) = (0,1) et (1,0)  D=S=R/
• Q copie D quand l’horloge H est active
D Q
H Q
sur niveau haut
Bascule D-Latch en logique 3 états
en technologie CMOS
GMA(S5)-ENSA
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19
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Les bascules
• Le signal de synchronisation est actif soit sur un :

─ niveau (haut ou bas) de l’horloge (bascule D latch ou verrou)
─ front (montant ou descendant) de l’horloge (bascule D edge triggered)
D Q D Q D Q D Q
H Q H Q H Q H Q
sur niveau haut sur niveau bas sur front montant sur front descendant
GMA(S5)-ENSA
-KENITRA 40
Les bascules
• Avantages: ƒ
─ Pas d’état interdit ƒ
─ Insensibilité aux parasites (H=0 dans le cas des bascules D actif sur niveau
haut) ‰
• Inconvénients ƒ
─ Sensibilité aux parasites (H=1 dans le cas des bascules D actif sur niveau
haut)
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Les bascules
• Bascule D Latch (Statique)
─ La bascule D latch : la sortie recopie l’entrée sur un niveau d’horloge. Sur
l’autre niveau, la sortie est mémorisée.
• Exemple : Bascule D latch synchronisée par le niveau haut :
H D Q+
0 0 Q-
Mémoire
0 1 Q-
1 0 0
Recopie
1 1 1
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Les bascules
Chronogramme
t
D
t
Q
GMA(S5)-ENSA
-KENITRA 43
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Les bascules
• Bascule D edge triggered (Dynamique)
─ La sortie recopie l’entrée sur un front d’horloge sinon elle ne change pas d’état
(maintien de l’état, mémorisation).
─ Exemple : Bascule D synchronisée par le front montant (positive edge

triggered):
H D Q+
0 Φ Q-
1 Φ Q-
 0 0
 1 1
GMA(S5)-ENSA
-KENITRA 44
Les bascules
Chronogramme
t
D
t
Q
GMA(S5)-ENSA
-KENITRA 45
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Les bascules
─ Application : diviseur de fréquence par 2
Chronogramme
Schéma
GMA(S5)-ENSA
-KENITRA 46
Les bascules
 Bascule D maitre esclave
• Les bascules D maître-esclaves permettent de diminuer la sensibilité aux
parasites en minimisant la période de transparence. Elles fonctionnent sur le
front d'horloge
• Avantages: ƒ
─ Dispositif synchrone ƒ
─ Pas d’état interdit ƒ
─ Insensibilité aux parasites
GMA(S5)-ENSA
-KENITRA 47
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Les bascules
 Bascule JK
• C’est une bascule synchrone (le plus souvent sur front) qui possède une
entrée J de mise à 1, une entrée K de mise à 0, une entrée d’horloge H, une
sortie Q et une sortie complément de Q
• Son fonctionnement diffère de celui d’une bascule RST pour la situation
ambiguë R=S=1. Dans le cas J=K=1, la sortie est inversée
• La bascule JK peut également être réalisée à partir de de 2 RSH en cascade
et d ’un rebouclage permettant d’éliminer l’état interdit de la RSH.
GMA(S5)-ENSA
-KENITRA 48
Les bascules
• Comme l’indique le schéma , la bascule peut déclenché de deux manières
J Q J Q
H H
K Q K Q
bascule JK à déclenchement bascule JK à déclenchement

sur front montant sur front descendant
GMA(S5)-ENSA
-KENITRA 49
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19/12/2021
Les bascules
• Bascule JK à déclenchement sur front montant

H J K Q+
0 Φ Φ Q-
1 Φ Φ Q- Mémoire
 0 0 Q-
 0 1 0 Mise à 0
 1 0 1 Mise à 1
 1 1 Q- Inversion
X est un état indifférent (don’t care)
GMA(S5)-ENSA
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Les bascules
Chronogramme
t
J
t
K
t
Q
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Les bascules
• Application : Division de fréquence par 2
Schéma Chronogramme
GMA(S5)-ENSA
-KENITRA 52
Les bascules
 Bascule T (Toggle)
• Elle fonctionne sur front d’horloge
• Elle permet de conserver la valeur de sortie précédente ou de l’inverser
• Ce type de bascule est particulièrement intéressant pour la réalisation de
compteurs
• La bascule T peut être réalisée à partir d’une bascule D
• La bascule T est aussi une variante de la bascule JK ou les entrées J et K sont
connectées ensemble à T (ou mises à 1).
GMA(S5)-ENSA
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Les bascules
GMA(S5)-ENSA
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Les bascules
Chronogramme
t
T
t
Q
GMA(S5)-ENSA
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Les compteurs
 Circuit logique séquentiel constitué d’un ensemble de bascules interconnectées

par des portes logiques (combinatoire) et cadencé par un signal d’horloge
 La combinaison des états des sorties des bascules forme un mot binaire qui
défini l’état du compteur et qui évolue au cours du temps
 Un compteur Modulo M est un compteur dont le cycle évolue de 0 à (M - 1)
 La synthèse d’un compteur consiste à définir les équations de commande des
bascules assurant le cycle prévu
GMA(S5)-ENSA
-KENITRA 56
Les compteurs
 Il existe deux catégories de compteurs :
• Les compteurs asynchrones
─ Les états des bascules du compteur évoluent successivement en cascade
─ Réalisation simple
─ Existence d’états transitoires
• Les compteurs synchrones
─ Les états des bascules du compteur évoluent simultanément au rythme de

l’horloge
─ Pas d’états transitoire
GMA(S5)-ENSA
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19/12/2021
Les compteurs
 On trouve des compteurs binaires N bits (modulo 2N) ou décimaux (par

décades)
 Ces compteurs peuvent être équipés par broches supplémentaires telles que :
• CLEAR ou entrée remise à zéro de l’état du compteur.
• LOAD ou chargement. Cette entrée permet de charger en parallèle une
valeur dans le compteur, cette valeur devant être présente sur les entrées de
chargement parallèle.
• UP/DOWN entrée activant le comptage ou le décomptage.
• ENABLE ou validation entrée autorisant ou bloquant le comptage
• CARRY (aussi appelée CEO pour Chip Enable Output): une sortie qui
indique le dépassement de capacité et sert à mettre les compteurs en
cascade
GMA(S5)-ENSA
-KENITRA 58
Les compteurs
 Compteurs asynchrones
• Compteurs asynchrones modulo 2n (compteur binaire)
─ L’horloge déclenche la première bascule dont la sortie sert d’horloge à la

bascule suivante et ainsi de suite jusqu’à la nième bascule
─ La propriété d’inversion de l’état de la sortie des bascules JK est utilisée :

avec une bascule JK à déclenchement sur front descendant et lorsque
J=K=1, la sortie change d’état à chaque front de l’horloge
0 Q0 0 Q1 0 Qn
S S S
1 J Q 1 J Q 1 J Q
H H H H
1 K Q 1 K Q 1 K Q
R R R
RAZ
GMA(S5)-ENSA
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19/12/2021
Les compteurs
• Exemple 1 : Compteur asynchrone modulo 23=8 (compteur binaire de 0 à 7)
0 Q0 0 Q1 0 Q2
S S S
1 J Q 1 J Q 1 J Q
H H H H
1 K Q 1 K Q 1 K Q
R R R
RAZ
GMA(S5)-ENSA
-KENITRA 61
Les compteurs
Chronogramme
t
Q0
0 1 0 1 0 1 0 1
t
Q1
0 0 1 1 0 0 1 1
t
Q2
0 0 0 0 1 1 1 1
t
0 1 2 3 4 5 6 7 0
62
GMA(S5)-ENSA
-KENITRA 62
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Les compteurs
• Exemple 2 : Décompteur asynchrone modulo 23=8 (décompteur binaire de 7 à

0)
0 Q0 0 Q1 0 Q2
S S S
1 J Q 1 J Q 1 J Q
H H H H
1 K Q 1 K Q 1 K Q
R R R
RAZ
Pour un décompteur le signal la sortie barrée sert comme horloge de la bascule

suivante et ainsi de suite
GMA(S5)-ENSA
-KENITRA 63
Les compteurs
Chronogramme
H
t
Q0
0 1 0 1 0 1 0 1
t
Q1
0 1 1 0 0 1 1 0
t
Q2
0 1 1 1 1 0 0 0
t
0 7 6 5 4 3 2 1 0
GMA(S5)-ENSA
-KENITRA 64
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Les compteurs
• Règles
─ Compteurs / décompteurs asynchrones modulo 2 n :
Avec des bascules JK à déclenchement sur front descendant :
 pour un compteur, on relie la sortie Qn (n>0) des bascules à l’entrée
d’horloge Hn+1
 pour un décompteur, on relie la sortie Qn complémentée (n>0) des
bascules à l’entrée d’horloge Hn+1
Avec des bascules JK à déclenchement sur front montant :
 pour un compteur, on relie la sortie Qn complémentée (n>0) des
bascules à l’entrée d’horloge Hn+1
 pour un décompteur, on relie la sortie Qn (n>0) des bascules à l’entée
d’horloge Hn+1
GMA(S5)-ENSA
-KENITRA 65
Les compteurs
─ Pour réaliser un compteur / décompteur, il faut une entrée de sélection X qui
détermine le sens de comptage en fonction de sa valeur de X.
Par exemple :
si X=0 → comptage, il faut aiguiller la sortie Qn vers l’horloge Hn+1
si X=1 → décomptage, il faut aiguiller la sortie Qn complémentée vers
l’horloge Hn+1
Exemple : Avec des bascules JK à déclenchement sur front descendant
Table de vérité Equations logiques
X Qn Hn+1
Hn+1  XQn  XQn
0 0 0
Comptage
0 1 1 Hn+1  X  Qn
1 0 1
Décomptage
1 1 0
GMA(S5)-ENSA
-KENITRA 66
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19/12/2021
Les compteurs
0 Q0 0 Q1 0 Q2
S S S
1 J Q 1 J Q 1 J Q
H H ? H ? H
1 K Q 1 K Q 1 K Q
R R R
RAZ
X
Schéma du compteur/décompteur binaire modulo 8
GMA(S5)-ENSA
-KENITRA 67
Les compteurs
─ Exercice :
Réaliser un compteur/décompteur asynchrone binaire modulo 24=16, à base

des circuits intégrés 74LS76 et des portes XOR 74C86
74C86
74LS76
GMA(S5)-ENSA
-KENITRA 68
33
19/12/2021
Les compteurs
• Compteurs asynchrones modulo < 2n
─ Principe : il faut interrompre le cycle d’un compteur binaire en provoquant
une réinitialisation des bascules dès que la valeur du modulo M est détectée
─ Réalisation : il faut utiliser un compteur asynchrone binaire modulo 2n avec

2n ≥ M et agir sur les entrées de forçage asynchrones (Mises à 1 et 0) des n
bascules en fonction de l’état de leur sortie.
Système logique
R0 S0 Q0 R1 S1 Q1 Rn Sn Qn
S S S
1 J Q 1 J Q 1 J Q
H H H H
1 K Q 1 K Q 1 K Q
R R R
GMA(S5)-ENSA
-KENITRA 69
Les compteurs
─ Exemple 1 : Compteur asynchrone modulo 6 (compteur binaire de 0 à 5)
Table de vérité
Q2 Q1 Q0 R2 S2 R1 S1 R0 S0 Tableau de Karnaugh
0 0 0 0 0 0 0 0 0 0 Q1Q0
1 0 0 1 0 0 0 0 0 0 Q2 00 01 11 10
2 0 1 0 0 0 0 0 0 0
3 0 1 1 0 0 0 0 0 0 0 0 0 0 0
4 1 0 0 0 0 0 0 0 0
5 1 0 1 0 0 0 0 0 0 1 0 0 Φ 1
6 1 1 0 1 0 1 0 1 0
7 1 1 1 Φ Φ Φ Φ Φ Φ
Equation logique
R0  R1  R2  Q2Q1
GMA(S5)-ENSA
-KENITRA 70
34
19/12/2021
Les compteurs
0 Q0 0 Q1 0 Q2
S S S
1 J Q 1 J Q 1 J Q
H H H H
1 K Q 1 K Q 1 K Q
R R R
Q2Q1
Schéma du compteur modulo 6
GMA(S5)-ENSA
-KENITRA 71
Les compteurs
Chronogramme
t
Q0
0
0 1 0 1 0 1 0 1
t
Q1
1
0 0 1 1 0 0 0 0
t
Q2
1
0 0 0 0 1 1 0 0
t
0 1 2 3 4 5 6 0 1 2
GMA(S5)-ENSA
-KENITRA 72
35
19/12/2021
Les compteurs
• Décompteurs asynchrones modulo < 2n
─ Principe : il faut interrompre le cycle d’un décompteur binaire en provoquant
une réinitialisation des bascules dès que la valeur maximale est détectée
─ Réalisation : il faut utiliser un décompteur asynchrone binaire modulo 2n avec

2n ≥ M et agir sur les entrées de forçage asynchrones des n bascules en
fonction de l’état de leur sortie.
Système logique
R0 S0 Q0 R1 S1 Q1 Rn Sn Qn
S S S
1 J Q 1 J Q 1 J Q
H H H H
1 K Q 1 K Q 1 K Q
R R R
GMA(S5)-ENSA
-KENITRA 73
Les compteurs
─ Exemple : décompteur asynchrone modulo 5 (4 à 0)
Table de vérité
Tableau de Karnaugh
Q2 Q1 Q0 R2 S2 R1 S1 R0 S0
4 1 0 0 0 0 0 0 0 0 Q1Q0
3 0 1 1 0 0 0 0 0 0 Q2 00 01 11 10
2 0 1 0 0 0 0 0 0 0
0 0 0 0 0
1 0 0 1 0 0 0 0 0 0
0 0 0 0 0 0 0 0 0 0
1 0 Φ 1 Φ
7 1 1 1 0 1 1 0 1 0
6 1 0 1 Φ Φ Φ Φ Φ Φ
5 1 1 0 Φ Φ Φ Φ Φ Φ
Equation logique
R0  R1  S2  Q2Q1 ou R0  R1  S2  Q2Q0
GMA(S5)-ENSA
-KENITRA 74
36
19/12/2021
Les compteurs
0 Q0 0 Q1 Q2
S S S
1 J Q 1 J Q 1 J Q
H H H H
1 K Q 1 K Q 1 K Q
R R R
Q2Q1
Schéma du décompteur modulo 5
GMA(S5)-ENSA
-KENITRA 75
Les compteurs
Chronogramme
H
t
Q0
1
0 1 0 1 0 0 1 0
t
Q1
1
0 1 1 0 0 0 1 1
t
Q2
1
1 0 0 0 0 1 0 0
t
4 3 2 1 0 7 4 3 2 1
GMA(S5)-ENSA
-KENITRA 76
37
19/12/2021
Les compteurs
─ Exercice : Réaliser un compteur asynchrone modulo 5 à base du
compteur BCD 7490
Brochage du compteur BCD 7490

Table de vérité du compteur BCD 7490
GMA(S5)-ENSA
-KENITRA 77
Les compteurs
 Compteurs synchrones
• L’un des inconvénients des compteurs asynchrones est l’existence des

états transitoires . Ce problème est évité dans le compteurs synchrones.
Mise en exergue des états parasites dans un compteur asynchrone
GMA(S5)-ENSA
-KENITRA 78
38
19/12/2021
Les compteurs
• Structure d’un Compteur/Décompteur synchrone
─ Le signal d’horloge est commun à toutes les bascules
─ Il faut utiliser n bascules JK et agir sur les entrées J et K en fonction de

l’état des sorties Q
•
Système logique
K0 J0 0 Q0 K1 J1 0 Q1 Kn Jn 0 Qn
S S S
J Q J Q J Q
H H H
K Q K Q K Q
R R R
0 0 0
H
GMA(S5)-ENSA
-KENITRA 79
Les compteurs
• Table d’excitation d’une bascule
─ Elle permet de déterminer quelles valeurs il faut appliquer aux entrées

synchrones pour faire évoluer la sortie de la bascule d’un état vers un autre.
─ Table d’excitation de la bascule JK
Table de vérité
J K Q- Q+
Table d’excitation
0 0 0 → 0
Mémoire Q- Q+ J K
0 0 1 → 1
0 1 0 → 0 0→0 0 Φ
Mise à 0 0→1 1 Φ
0 1 1 → 0
1 0 0 → 1 1→0 Φ 1
Mise à 1 1→1 Φ 0
1 0 1 → 1
1 1 0 → 1
Inversion
1 1 1 → 0
GMA(S5)-ENSA
-KENITRA 80
39
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Les compteurs
─ Exemple 1 : Compteur Synchrone modulo 8
Table de vérité
Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
0 0 0 0 0 Φ 0 Φ 1 Φ Table d’excitation
1 0 0 1 0 Φ 1 Φ Φ 1 Q- Q+ J K
2 0 1 0 0 Φ Φ 0 1 Φ 0→0 0 Φ
3 0 1 1 1 Φ Φ 1 Φ 1 0→1 1 Φ
4 1 0 0 Φ 0 0 Φ 1 Φ 1→0 Φ 1
5 1 0 1 Φ 0 1 Φ Φ 1 1→1 Φ 0
6 1 1 0 Φ 0 Φ 0 1 Φ
7 1 1 1 Φ 1 Φ 1 Φ 1
GMA(S5)-ENSA
-KENITRA 81
Les compteurs
 Tableaux de Karnaugh et équations logiques des entrées J et K
Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10
0 Φ 1 1 Φ 0 1 Φ Φ 1
1 Φ 1 1 Φ 1 1 Φ Φ 1
K0  1 J0  1
GMA(S5)-ENSA
-KENITRA 82
40
19/12/2021
Les compteurs
Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10
0 Φ Φ 1 0 0 0 1 Φ Φ
1 Φ Φ 1 0 1 0 1 Φ Φ
K1  Q0 J1  Q0
GMA(S5)-ENSA
-KENITRA 83
Les compteurs
Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10
0 Φ Φ Φ Φ 0 0 0 1 0
1 0 0 1 0 1 Φ Φ Φ Φ
K2  Q1Q0 J2  Q1Q0
GMA(S5)-ENSA
-KENITRA 84
41
19/12/2021
Les compteurs
 Schéma du montage du compteur Synchrone modulo 8
Q1Q0
0 Q0 0 Q1 0 Q2
J0 S J1 S J2 S
1 J Q J Q J Q
H H H
K Q K Q K Q
K0 R K1 R K2 R
0 0 0
H
GMA(S5)-ENSA
-KENITRA 85
Les compteurs
─ Exemple 2 : Décompteur Synchrone modulo 8
Table de vérité
Q2 Q1 Q0 J2 K2 J1 K1 J0 K0
7 1 1 1 Φ 0 Φ 0 Φ 1 Table d’excitation
6 1 1 0 Φ 0 Φ 1 1 Φ Q- Q+ J K
5 1 0 1 Φ 0 0 Φ Φ 1 0→0 0 Φ
4 1 0 0 Φ 1 1 Φ 1 Φ 0→1 1 Φ
3 0 1 1 0 Φ Φ 0 Φ 1 1→0 Φ 1
2 0 1 0 0 Φ Φ 1 1 Φ 1→1 Φ 0
1 0 0 1 0 Φ 0 Φ Φ 1
0 0 0 0 Φ 1 1 Φ 1 Φ
GMA(S5)-ENSA
-KENITRA 86
42
19/12/2021
Les compteurs
 Tableaux de Karnaugh et équations logiques des entrées J et K
Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10
0 Φ 1 1 Φ 0 1 Φ Φ 1
1 Φ 1 1 Φ 1 1 Φ Φ 1
K0  1 J0  1
GMA(S5)-ENSA
-KENITRA 87
Les compteurs
Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10
0 Φ Φ 0 1 0 1 0 Φ Φ
1 Φ Φ 0 1 1 1 0 Φ Φ
K1  Q0 J1  Q0
GMA(S5)-ENSA
-KENITRA 88
43
19/12/2021
Les compteurs
Q1Q0 Q1Q0
Q2 00 01 11 10 Q2 00 01 11 10
0 Φ Φ Φ Φ 0 1 0 0 0
1 1 0 0 0 1 Φ Φ Φ Φ
K2  Q1Q0 J2  Q1Q0
GMA(S5)-ENSA
-KENITRA 89
Les compteurs
 Schéma du montage du décompteur Synchrone modulo 8
Q1Q0
0 Q0 0 Q1 0 Q2
J0 S J1 S J2 S
1 J Q J Q J Q
H H H
K Q K Q K Q
K0 R K1 R K2 R
0 0 0
H
GMA(S5)-ENSA
-KENITRA 90
44
19/12/2021
Les compteurs
• Quelques Compteur/Décompteur synchrone en circuit intégrés
GMA(S5)-ENSA
-KENITRA 91
45

Cours5 Logique Séquentielle Finale 2021

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19/12/2021

Circuits de Logique séquentielle

Pr. A. AIT MADI

• Un système séquentiel est un système logique dont l’état des variables de

• Le système se souvient du passé en enregistrant les états précédents de ses

 La variable d’état interne x permet de lever cette ambiguïté en mémorisant

o x=1 lorsque le bouton marche a été actionné

o x=0 lorsque le bouton arrêt a été actionné.

 Il existe deux grandes catégories de circuit séquentiel :

• Une bascule est l’élément de base de la logique

• L’état R=S=0 (mode mémoire) maintient l’état de la sortie. L’état R=S=1

Table de vérité Table de Karnaugh

 Cette bascule RS est prioritaire au 1 car, pour la combinaison R=S=1, la

Table de vérité Tableau de Karnaugh

 Cette bascule RS est prioritaire au 0 car, pour la combinaison R=S=1, la

RS avec les portes NOR RS avec les portes NAND

Schéma interne d’un circuit NE555

 Threshold et Trigger sont respectivement inférieurs à 2.Vcc / 3 et

 Le circuit va osciller entre ces deux états et forme un montage astable.

Vc = Vinitiale + ( Vfinale - Vinitiale )( 1 - e -t/RC )

 Au moment de la charge du condensateur

Uinitiale = 1/3 Vcc et Vfinale =Vcc

La tension atteinte au bout du temps TH est 2/3 Vcc.

2/3 = 1/3 + 2/3(1 - e -TH/(R1 + R2)C )

1/2 =1 - e -TH/(R1 + R2)Ce -TH/(R1+R2)C = ½TH = (R1+R2) C ln 2

 La durée de la charge est donc TH = (R1 + R2).C.ln(2)

 Au moment de la décharge du condensateur

Uinitiale = 2/3 Vcc et Vfinale =0

La tension atteinte au bout du temps TL est 1/3 Vcc.

1/3 = 2/3 (1-e -TL/(R2)C )

1/2 =1 - e -TL/(R2)Ce -TL/(R2)C = ½TL = R2 C ln 2

 La durée de la décharge est TL = R2.C.ln(2).

 La période de l'astable est T = TH + TL.T= 0,69 (R1+ 2R2)CF= 1,44/

 Bascule RS Synchrone (RST ou RSH)

• La bascule RS synchrone fonctionne selon son activation suivant un état de

─ Niveau 1 (niveau haut)

─ Niveau 0 (niveau bas)

• Modèle de synchronisation des bascule RSH ou RST

sur front montant sur front descendant

Les bascules Tableau de Karnaugh

 Avantages: ƒInsensibilité aux parasites (H ou T=0 dans le cas des bascules

• Le signal de synchronisation est actif soit sur un :

─ front (montant ou descendant) de l’horloge (bascule D edge triggered)

─ Exemple : Bascule D synchronisée par le front montant (positive edge

─ Application : diviseur de fréquence par 2

• Comme l’indique le schéma , la bascule peut déclenché de deux manières

bascule JK à déclenchement bascule JK à déclenchement

• Bascule JK à déclenchement sur front montant

X est un état indifférent (don’t care)

• Application : Division de fréquence par 2

 Circuit logique séquentiel constitué d’un ensemble de bascules interconnectées

 Il existe deux catégories de compteurs :

• Les compteurs asynchrones

─ Les états des bascules du compteur évoluent successivement en cascade

─ Existence d’états transitoires

• Les compteurs synchrones

─ Les états des bascules du compteur évoluent simultanément au rythme de

─ Pas d’états transitoire

 On trouve des compteurs binaires N bits (modulo 2N) ou décimaux (par

• Compteurs asynchrones modulo 2n (compteur binaire)

─ L’horloge déclenche la première bascule dont la sortie sert d’horloge à la

─ La propriété d’inversion de l’état de la sortie des bascules JK est utilisée :

• Exemple 1 : Compteur asynchrone modulo 23=8 (compteur binaire de 0 à 7)

• Exemple 2 : Décompteur asynchrone modulo 23=8 (décompteur binaire de 7 à