TP VHDL1/2L-TIC-IOT Année Universitaire 2020-2021

TP 4 : Compteur-décompteur DCB et registre

Application 1 : Compteur-décompteur DCB

On souhaite décrire le comportement d'un compteur/décompteur DCB (modulo 10).

Le circuit désiré est schématisé par la figure suivante dont les entrées CLK, Dir et Reset sont
des bits. La sortie Q est un vecteur sur 4 bits. Les sorties Bo et Co sont des bits.

Reset

CLK 4 bits
Q
CMP/DCMP Bo
Dir Co
Modulo 10

Reset est une entrée asynchrone de remise à zéro

Si dir=0 : compteur modulo 10 ; Si dir=1 : décompteur modulo 10
Bo : sortie fin de cycle de décomptage
Co : Sortie fin de cycle de comptage
Lorsque la sortie atteint la valeur 0, la sortie B0 est activée
Lorsque la sortie atteint la valeur 9, la sortie C0 est activée

1) Proposer une description VHDL comportementale de ce circuit.

2) Proposer un code VHDL de test de ce circuit

Application 2 : Registre à décalage

On souhaite réaliser un registre à décalage à entrée série et sortie parallèle schématisé ci-
dessous formé par N bascules JK et N portes inverseuses (N étant un paramètre générique
strictement positif).
Le circuit possède une entrée d'horloge CLOCK, une entrée INIT qui assure l’initialisation à
2N-1, une entrée E ( de 1 bit) et une sortie Q (vecteur de N bits).

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Travail demandé :
PRE
1) Proposer un code VHDL d’une bascule RS
S Q
clk
R Q
CLR
2) Proposer un code VHDL d’une porte inverseuse
3) En déduire une description VHDL structurelle du registre schématisé ci-dessous.

Q(0) Q(1) Q(N-2) Q(N-1)

+Vcc
+Vcc +Vcc
PRE PRE
PRE PRE
E S1 Q1 SN-2 QN-2 SN-1 QN-1
S0 Q0

R1 /Q1 RN-2 /Q N-2 RN-1 /Q N-1

R0 /Q0
CLR CLR +Vcc
INIT CLR CLR

CLOCK