CH Rappel Composants Syst Num Complexes PDF

- Cours : Architecture-syst-Num-complexes- >> ING1 – M1 µE << 2022/2023
Composants combinatoires et séquentiels
!
Proposé par Pr. Abdessalem BEN ABDELALI 1
Sorties haute-impédance (Z)

La valeur Z et le "buffer trois-états" ( "Tristate buffer" )
 Z : l’état Z indique qu’un nœud n’est soumis ni à l’état haut (1) ni à l’état bas
(0). On dit qu’il s’agit d’un point à l’état flottant, haute impédance, ou haut Z
(Hi-Z).
 Buffers trois états "tristate buffer" : composant dont la sortie prend trois
états possibles : HIGH (1), LOW (0), & floating (Z). Le "tristate buffer"
admet une entrée d, une sortie Y et une entrée de validation (Enable), E.
Table de vérité de la partie

circuit
Table de vérité Symbole logique contrôle du circuit


La valeur Z et le "buffer trois-états" ( "Tristate buffer" )
 Certains circuits possèdent des sorties trois états (tri-state). Lorsqu’une

sortie est en haute-impédance, tout se passe comme si elle n’était plus
connectée, car elle ne produit plus ni consomme aucun courant. Cette
propriété permettra de relier directement entre-elles (sur le même bus)
plusieurs sorties de ce type, sous réserve de garantir qu’au plus une seule de
ces sorties produise du courant à un moment donné (sous peine de court-
circuit !).
 Les circuits ayant des sorties trois états possèdent en interne des buffer
trois-états.
… Mémoire


Types des "Tristate buffer"

Les BUS
 Les bus parallèles
 On trouve des bus parallèles à tous les niveaux d’une architecture
d’ordinateur : dans les structures internes du processeur, entre le
processeur et les autres composants présents sur la carte mère, etc.
 On appelle bus parallèle un ensemble d’équipotentielles électriques qui
interconnectent plusieurs modules à l’intérieur d’un câblage
Représentations graphiques d’un bus parallèle de largeur m
Représentation des sous-bus d’un bus donné (scindements / regroupements de bus)
8 8
E S
5 (S4:0)
8
E/S
Bits n°0 à 4

Les BUS :  Représentation des signaux électriques

Niveau haut
Signal sur 1 bit  3 états
Niveau bas
Bus  signal sur n bits

Valeur 1 Valeur 2 état haute
Valeur 3
impédance
état basse état basse
impédance impédance
Transition
Exemple 
1100 1010 1111
1100 1010 ZZZZ 1111
12 10 Z 15

Les BUS
Bus : entrée, sortie, entrée/sortie
E E/S
E S
E S E E/S
cmd
Circuit
(le circuit est
E/S passif commandé)
E E/S
Cmd = 0 : E/S  E cmd
µP
Cmd = 1 : E/S  S (il commande)
Les E/S ne sont utilisées qu’en micro-informatique

Une E/S est soit une entrée soit une sortie (selon la commande) mais jamais
simultanément

Les BUS
Les bus : sens de transfert
A
µP D Mém
E/S E/S
R/W R/W =1 le µP (maître) lit la
A mémoire
R/W est la commande des E/S µP D Mém (La mémoire est esclave
du bus de données E/S E/S  on dit plus la mémoire
écrit, on se réfère au
R/W = 1 maître par le signal R/W
R/W = 1
Lecture (read)
R/W = 0 A
Ecriture (write) µP Mém R/W = 0, le µP écrit dans la
D mémoire
E/S E/S
R/W = 0

Les BUS
Communication sur un même Bus
Les buffers trois états sont couramment utilisés sur

les bus qui connectent plusieurs puces comme
illustré par la figure. Une seule puce à la fois est
Bus partagé
autorisée à affirmer son signal d'activation pour
conduire une valeur sur le bus. Les autres puces
doivent produire des sorties flottantes afin qu'elles
ne provoquent pas de conflit avec la puce qui
communique avec le µProcesseur.
E E
S S

Composants combinatoires

Décodeurs : structure et fonctionnement

 Un décodeur est un système combinatoire ayant n signaux d’entrée (ligne
d’adresse) et 2n signaux de sortie. une ligne de sortie est active à un
moment donné. Le numéro de cette ligne correspond à la valeur binaire
appliquée aux lignes d’entrée.
Exemple : décodeur binaire 1 parmi 4 ou décodeur 2/4
0
0 0
1 1
0
Entrées d’adresse Sorties 0

1 0
1 0
1

Circuit Entrée de validation :

Enable
symbole logique


Décodeur avec entrée de validation (Enable) EN  Si EN est désactive :
toutes les sorties sont désactives
Sorties actives au niveau haut Sorties actives au niveau bas
a 0 a A0 0 aA0 Y0
0 A0 Y0 0 Y0 0 1
1 bA1 1 bA1
1 bA1
0 Y1 0 Y1 1
Y1
Y2 1 Y2 1 Y2 0
0 Y3
0 Y3 1
Y3
1 val
EN 0 val
EN 0 EN
val
0 aA0 Y0 0 aA0 Y0 0 0 aA0 Y0 1

0 1 1
1 A1 bA1 1
bA1 Y1 0 b Y1 0 Y1
Y2 Y2 0 Y2 1
0
Y3 0 Y3
1
Y3 0
0 EN
val 1 val
EN 1 EN
val
Entrée EN active au niveau haut Entrée EN active au niveau bas

Décodeurs : Exercice
1
0
0
1
0
1
1
0
0

Décodeurs : Exercice Réponse
Donnez les sorties des circuits

1 décodeurs suivants
0
0
1
1 1
1 0
1
1
0
0

Multiplexeur : symbole et fonctionnement
 Ces sont des circuits d’aiguillage pour les signaux logiques. Un multiplexeur possède 2n
entrées de données, n entrées de commandes, et une seule sortie. On indique sur la
commande le numéro (en binaire) de l’entrée de donnée qui va être aiguillée en sortie.
MUX 4 vers 1
MUX 2 vers 1
Sortie
Entrées de sélection

Multiplexeur : symbole et fonctionnement
MUX 4  1
MUX 2  1
1
0
….. 0 …..
0
1 1
1
1 0

Multiplexeurs
Multiplexeur 8 vers 1.L’entrée numéro 6
est aiguillée vers la sortie.
18
Proposé par Pr. Abdessalem BEN ABDELALI

18
Multiplexeur : Exemple avec entré de EN
0
1
0
1
0
1
0
1
Multiplexeur 4 à 1 avec entrée Enable

Multiplexeur : Exemple de circuit
0 Exercice
1
0 …..
1
1 ……
1
1
0 ……
0
1 …….
Circuit ALS157 contenant 4 multiplexeurs 2 à 1; symbole CEI

Multiplexeur : Exemple de circuit

Complétez les sorties des Multiplexeurs du circuit ALS157suivant
0 Réponse
1
0 …..
1
1 ……
1
1
0 ……
0
1 …….
Circuit ALS157 contenant 4 multiplexeurs 2 à 1; symbole CEI

Multiplexeur : Exercice
Pour chaque combinaison possible de A, B
et C déterminez les valeurs des sorties F1 et
F2
A B C F1 F2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

Multiplexeur : Exercice Réponse
Pour chaque combinaison possible de A, B et C

déterminez les valeurs des sorties F1 et F2
A B C F1 F2
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1

Multiplexeurs
 les multiplexeurs peuvent être mis en parallèle pour aiguiller des
bus entiers. On mettra alors en commun les lignes de commande, et
en parallèle les lignes de données. La figure suivante représente un
multiplexeur 2 vers 1aiguillant des bus de 32 bits
MUX 21 sur 32 bits

Multiplexeurs : implémentation d’une fonction
 F (x, y, z) = x'yz' + xy'z + xyz' + xyz.
25
Proposé par A.Ben Abdelali
 Utilisation des MUX pour la réalisation

des fonctions logiques dans les
circuits FPGA
26
Techno FPGA
+ Flexibilité, temps de conception - Performance, densité

27
28
29
30
31
32
33
34
35
36
37
Opérations de décalage et de rotation
38

 Un exemple d’un décaleur 4-bit (4-bit shifter)
Symbole logique
Table d’opérations
Circuit

EXERCICE
Symbole logique
Table d’opérations
0 1 0 1 0 1 0 1
1
1
0
1
0 0 1 0
1 0 1 0
Décaleur à barillet
 Le décaleur à barillet (barrel shifter) permet le décalage ou la
rotation d’un mot binaire d’un nombre variable de bits (n) bits. C’est
un circuit directement employé à l’exécution des instructions de
décalage et de rotation des processeurs.
Exemple d’un décaleur à barillet 4

bits implémentant l’opération de
rotation à droite
41

Décaleur à barillet Exercice
barrel shifter
1 1 0 1 1 1 0 1
1
barrel shifter 1
0 barrel shifter
1

Encodeurs de priorité
 Un encodeur de priorité possède n 2 entrées et n sorties. Les entrées sont
numérotées, et correspondent à des événements de priorité croissante. Les
encodeurs de priorité sont utilisé pour gérer l’arrivée d’interruptions
simultanées dans un processeur, telles que les événements réseau, les
événements disque, les événements USB ou clavier ou souris, etc.
 La sortie NUM contient le numéro de l’entrée activée la plus prioritaire (le
numéro le plus élevé). Une autre sortie (ACT) peut aussi indiquer s’il y a au
moins une entrée active. Le schéma de la figure montre un tel encodeur
pour 3 2 entrées avec les entrées 0, 3 et 6 activées, et la valeur binaire 6
placée sur les sorties.
Encodeur de priorités à 8
entrées. L’entrée active #6
est la plus prioritaire.
43

Exercice
………..
0
……..
……….
1
……..
Demi-additionneur (Half-adder)

Additionneur complet (Full Adder)

Additionneur 1 bit

Additionneur n bits parallèle : à propagation

de retenue

Additionneur / Soustracteur
table d’opération
Symbole logique
Circuit

Additionneur / Soustracteur
Exercice
table d’opération
1011 1101 1011 1001
0 1
……. …….
……. …….
………… …………

UAL (unité arithmétique et logique)
 L’unité arithmétique et logique (UAL), regroupe dans la même unité
fonctionnelle les différents opérateurs d’arithmétique entière
(additionneurs,multiplieurs, etc.), les opérateurs de logique booléenne
(AND, OR, etc.) et les opérations de décalage et de rotation de bits.
 Les opérandes sont présentés sur deux bus A et B de même largeur ; on
indique sur F le code d’une opération à effectuer
 Les flags ou indicateurs, N (SF), Z (ZF), V (OF), C (CF) donnent des
informations sur le résultat de l’opération. N indique que le résultat est
négatif, Z indique qu’il est nul, V indique un débordement et C indique la
présence d’une retenue.
50

Comment sont obtenus les flags
 le signal indicateur de débordement est construit à partir des
retenues

Comment sont obtenus les flags
 Le signal qui indique si le résultat de l'opération est nul, peut être
réalisé à l'aide d'une porte NOR à n entrées, à partir des n bits du
résultat
Exemple pour 8
bits
Registre d’état

EXERCICE
Complétez le chronogramme 
Sel
So
R 53

EXERCICE
Réponse
Complétez le chronogramme 
Sel
So
R 54

Pour le circuit UAL suivant nous utilisons la représentation en complément à 2 sur

4 bits
EXERCICE
1. Est il possible de réaliser l’opération 5 – 9 ? Justifiez votre réponse.
2. Est il possible de réaliser l’opération 5 x 4 ? Justifiez votre réponse.

3. Pour les cas suivants des entrées A, B, C, Sel0 et Sel1 donnez les valeurs des
sorties R et So et indiquez s’il y à un dépassement ou non.
A B C Sel0 Sel1 So R Dépassement (oui

/non)
1010 0011 0 0 0
1100 0100 1 0 0
0101 0010 0 1 0
1010 0101 1 1 0
1100 0001 1 0 1
0011 0010 0 1 1
Donnez la réponse sous forme de chronogramme

(voir Diapositif suivant ) EXERCICE

EXERCICE
S0
R
Complément à 2
58
Composants séquentiels

Les bascules (définition)

 Les bascules présentent les éléments de base de la logique séquentielle.
 Les bascules se caractérisent par deux états stables (0 et 1) : Ces pourquoi
elles sont appelés aussi bistables.
 Les bascules sont des éléments de mémorisation qui permettent de
mémoriser une information élémentaire de 1bit. La mise à jour des sorties de
la bascule est commandé par les signaux d’entrée de données et de
synchronisation.
Q
bascule
Clk Q
Les bascules (différents types)

 Plusieurs types de bascules existent : Nous distinguons tout d'abord les bascules
synchrones et les bascules asynchrone
 Bascules asynchrones (sans entrée d’horloge)  bascule RS de base
 Bascules synchrones  nous distinguons les différents types de bascules suivants:
Entrée contrôle
 Latches: bascules synchronisées sur niveau
• D-latch Entrée
• S-R latch (set-reset latch)
donnée Q
 Flip-flops: bascules synchronisées sur front bascule
• S-R flip-flop
• J-K flip-flop Q
Entrée
• T-flip-flop Clk
• D- flip-flop Entrée contrôle
Nous nous intéressons plus particulièrement à l’utilisation des flip-flop de type D qui
sont les plus adoptés dans les circuits numériques intégrés
D Q
0 0
1 1
Bascule D
 Bascule D synchrone sur niveau (D latch)  le niveau actif du signal d’horloge qui
autorise la mise à jour des sorties de la bascule
Synchronisation sur Synchronisation sur
niveau haut l’horloge (1) niveau bas de l’horloge (0)
D Q Q
D
Q Q
Clk Clk
 Bascule D synchrone sur front (D flip flop)  c’est la transition d’un niveau à un autre
du signal d’horloge qui autorise la mise à jour des sorties de la bascule
Synchronisation sur front Synchronisation sur front

montant de l’horloge descendant de l’horloge
D Q Q
D
Q Q
Clk Clk
bascule D (D-Latch)  circuit interne

 La Bascule « D-Latch » peut être réalisée à l’aide d’une bascule RST (RSH) avec
D=S=R
clk clk
H
Bascules synchronisé sur un niveau :

bascule D (D-Latch)
Clk
64
Pr, Abdessalem BEN ABDELALI
Bascules synchronisées sur front

 la bascule D
Registre
Définition 1 : Un registre est un élément logique capable de mémoriser
une information (Binaire) sur n bits.
Définition 2 : Un registre est un ensemble de cases ou cellules

mémoire (à base de bascule) capables de stocker une information.
 Nous pouvons distinguer deux types de registres :

 Registre à mémoire ;
 Registre à décalage.
Ces deux types de registres sont composés d‘éléments (Bascule)

montés en // (registres à mémoire) ou reliés en cascade (registre à
décalage).

Registre à mémoire

EXERCICE

EXERCICE
corrigé

Registre à décalage
 Le registre à décalage est un registre composé de « N » cellules
(bascules identiques). Celles-ci sont reliées entre elle de telle
manière que l’information puisse passer du bit « P » au bit « P+1 »
(ou du bit « P +1» au bit « P ») sur un ordre de synchronisation qui
est l’horloge.
 On peut rencontrer plusieurs types de registres. Cette variété
dépend de la nature du transfert de l’information (type du décalage)
et le la forme d’Entrée-Sortie.
Types de décalages
Décalage à gauche
Décalage à droite
Décalage circulaire ou rotation à gauche ou rotation à droite

Registre à décalage (types d’entrée/sortie)

 L’information peut être introduite soit en série soit en parallèle, de même la
sortie peut être aussi délivrée soit en série soit en parallèle.

Registre à décalage : exemple de
réalisation 1
 Registre à décalage vers la droite avec une entrée série et sortie //
72
Registre à décalage programmable
 Registre à décalage programmable
73

EXERCICE

EXERCICE
corrigé

Les compteurs synchrones

 Construction d'un compteur modulo N
 La synthèse d’un compteur synchrone revient à chercher les équations
d’excitation des différents bascules qui le composent. Les équations
d’excitation sont fonction des sorties des différentes bascules.
Sorties des Sorties des Sorties des
bascules bascules bascules
Équation Équation Équation

d’excitation d’excitation d’excitation
76

Compteur (Binary Up Counter)
77

Compteur (Binary Up Counter)
78

Compteur / de-compteur (Binary Up-
down Counter)
79

Les compteurs programmables
 Compteurs proposés dans les catalogues de circuits standard
 • chargement parallèle du compteur
 • commande de validation / inhibition du comptage
 • programmation du sens du comptage
80

compteur programmable : structure
 Exemple de réalisation d'une cellule de base
 LOAD = 1, chargement parallèle
 LOAD = 0, mode comptage
 ENABLE = 0, comptage inhibé
 ENABLE = 1, comptage validé
 UP/DOWN = 0 => comptage
 UP/DOWN = 1 => décomptage
81

1 0 0
0 1 0
init upDown EN Load Valeur de sortie

0 1 1 1 000
1 0 1 1 100
1 1 0 0 010
1 0 1 0 011
1 1 1 0 001

1 1 0 1
EXERCICE E2 E1 E0
Compteur
programmables
Q2 Q1 Q0

1 1 0 1
EXERCICE E2 E1 E0
corrigé
Compteur
programmables
Q2 Q1 Q0

 Exercice : Soit le circuit suivant constitué de 8 registres (4 avec entrée Ld et

4 sans entrée Ld) et d’un compteur avec entrée EN, entrée Ld et une entrée
de chargement externe fixée à (001).
D-IN D-Out0
8
001
D-Out1
EN
Up-counter D-Out2
Ld
D-Out3
Clk Rst Clk Rst

Ld
 Complétez le chronogramme suivant selon le fonctionnement du

circuit. 85
 Exercice : Soit le circuit suivant constitué de 8 registres (4 avec entrée Ld et

4 sans entrée Ld) et d’un compteur avec entrée EN, entrée Ld et une entrée
de chargement externe fixée à (001).
R0
D-IN D-Out0
8
001
D-Out1
EN
Up-counter C0 D-Out2
Ld C2
R3 D-Out3
Clk Rst Clk Rst

Ld
 Complétez le chronogramme suivant selon le fonctionnement du

circuit. 86
D-IN D-Out0
8
001
D-Out1
EN
Up-counter D-Out2
Ld
D-Out3
Clk Rst Clk Rst
Ld
Clock
D-IN 5 7 1 8 2 5 9 4 3 4
10
EN
R0
R2
R3
Ld
D-Out3
D-Out1 87
Correction
88
89
Exercice
90
Complétez le chronogramme suivant :
91
Correction- Exercice
92
93
Fichier de registres (banc de registres)
 Dans un microprocesseur avec une UAL un fichier de registre est
généralement utilisé comme source des opérandes. La figure suivante
représente le symbole logique d’un exemple de fichier (table) de 4x8
registre (4 registres, chacun de largeur 8-bits). Puisque l’UAL prend deux
opérandes en entré, la table de registre doit être capable de présenter en
sortie deux valeurs de deux emplacement différents simultanément. Donc le
fichier de registre doit avoir un port d’entrée et deux ports de sortie (lecture).
Ligne de validation d’écriture

2 ligne d’adresse de la
position d’écriture Port B enable line,
read enable line for Port A.
the two address
two read address select lines for port B
lines for Port A
94

A 4 × 8 register file circuit with one write port and two read ports.
95
Exercice
96
Exercice
 Complétez le chronogramme de la page suivante :
97
98
Exercice
99
Correction
100
101
Correction
102
Les Mémoires
 On distingue deux classes de mémoires à semi-conducteur :
 Les mémoires vives (RAM : Random Access Memory) : lecture-écriture
 Les mémoires mortes (ROM : Read Only Memory) : lecture seule
(Programmable Rom
(Erasable PROM),
(Electrically EPROM)
RAM statique ou dynamique  MémoiresFlash

Les Mémoires
Une SRAM est constitué

d’une bascule
Une DRAM est composé d’une capacité, qui

doit être rafraîchie périodiquement par une
électronique séparée.

Organisation et fonctionnement de la
Mémoire (SRAM)
Bus d’adresse
Chip Enable
(sélection, validation
du puce mémoire)
Write Enable
(sélection de l’opération :
lecture ou écriture)
Bus de données
105

Mémoire : exemple de réalisation
(SRAM)
 Chaque bit d’une mémoire statique RAM est stocké dans une cellule mémoire
comme celle présenté par la figure suivante. Le composant principale de cette cellule
est une latch de type D avec entré enable. Un buffer trois états est connecté à la
sortie de la bascule D pour la sélection de lecture. Le signal « Cell enable » est utilisé
pour autoriser la cellule mémoire dans le cas de lecture et d’écriture.
106

Mémoire : exemple de réalisation
SRAM A 4 × 4 RAM chip circuit.
107

EXERCICE
D0 D1 D2 D3 X1 X2 X3 X4
WR = 0, CE = 1, A1A0 = 10
D0 D1 D2 D3 X1 X2 X3 X4
WR = 0, CE = 1, A1A0 = 11
D0 D1 D2 D3 X1 X2 X3 X4
WR = 0, CE = 0, A1A0 = 01
EXERCICE
Complétez le tableau
suivant
D0 D1 D2 D3 X1 X2 X3 X4
WR = 0, CE = 1, A1A0 = 10
D0 D1 D2 D3 X1 X2 X3 X4
WR = 0, CE = 1, A1A0 = 11
D0 D1 D2 D3 X1 X2 X3 X4
WR = 0, CE = 0, A1A0 = 01
Augmentation du Nombre de cases

mémoire
Une mémoire de 1 K × 8-bit

construite à partir de quatre
mémoires de 256 × 8-bit;
110

Augmentation du Nombre et de la
largeur de cases mémoire
Une mémoire de 512 × 16-bit

construite à partir de quatre
mémoires de 256 × 8-bit

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Composants combinatoires et séquentiels

Sorties haute-impédance (Z)

Table de vérité de la partie

Proposé par Pr. Abdessalem BEN ABDELALI 2

Sorties haute-impédance (Z)

 Certains circuits possèdent des sorties trois états (tri-state). Lorsqu’une

Proposé par Pr. Abdessalem BEN ABDELALI 3

Sorties haute-impédance (Z)

Proposé par Pr. Abdessalem BEN ABDELALI 4

Représentation des sous-bus d’un bus donné (scindements / regroupements de bus)

Proposé par Pr. Abdessalem BEN ABDELALI 5

Les BUS :  Représentation des signaux électriques

Bus  signal sur n bits

1100 1010 ZZZZ 1111

Proposé par Pr. Abdessalem BEN ABDELALI 6

Les E/S ne sont utilisées qu’en micro-informatique

Proposé par Pr. Abdessalem BEN ABDELALI 7

Proposé par Pr. Abdessalem BEN ABDELALI 8

Les buffers trois états sont couramment utilisés sur

Proposé par Pr. Abdessalem BEN ABDELALI 9

Proposé par Pr. Abdessalem BEN ABDELALI 10

Décodeurs : structure et fonctionnement

Exemple : décodeur binaire 1 parmi 4 ou décodeur 2/4

Entrées d’adresse Sorties 0

Proposé par Pr. Abdessalem BEN ABDELALI 11

Circuit Entrée de validation :

Proposé par Pr. Abdessalem BEN ABDELALI 12

Décodeurs : structure et fonctionnement

0 aA0 Y0 0 aA0 Y0 0 0 aA0 Y0 1

Entrée EN active au niveau haut Entrée EN active au niveau bas

Proposé par Pr. Abdessalem BEN ABDELALI 14

Décodeurs : Exercice Réponse

Donnez les sorties des circuits

Proposé par Pr. Abdessalem BEN ABDELALI 15

Multiplexeur : symbole et fonctionnement

Proposé par Pr. Abdessalem BEN ABDELALI 16

Multiplexeur : symbole et fonctionnement

Proposé par Pr. Abdessalem BEN ABDELALI 17

Proposé par Pr. Abdessalem BEN ABDELALI

Multiplexeur : Exemple avec entré de EN

Multiplexeur 4 à 1 avec entrée Enable

Proposé par Pr. Abdessalem BEN ABDELALI 19

Multiplexeur : Exemple de circuit

Circuit ALS157 contenant 4 multiplexeurs 2 à 1; symbole CEI

Proposé par Pr. Abdessalem BEN ABDELALI 20

Multiplexeur : Exemple de circuit

Circuit ALS157 contenant 4 multiplexeurs 2 à 1; symbole CEI

Proposé par Pr. Abdessalem BEN ABDELALI 21

Proposé par Pr. Abdessalem BEN ABDELALI 22

Multiplexeur : Exercice Réponse

Pour chaque combinaison possible de A, B et C

Proposé par Pr. Abdessalem BEN ABDELALI 23

MUX 21 sur 32 bits

Proposé par Pr. Abdessalem BEN ABDELALI 24

 F (x, y, z) = x'yz' + xy'z + xyz' + xyz.

 Utilisation des MUX pour la réalisation

Proposé par A.Ben Abdelali

Proposé par Pr. Abdessalem BEN ABDELALI 38

Proposé par Pr. Abdessalem BEN ABDELALI 39

Exemple d’un décaleur à barillet 4

Proposé par Pr. Abdessalem BEN ABDELALI 41

Proposé par Pr. Abdessalem BEN ABDELALI 42