Université des Sciences et de la Technologie Houari Boumediene

Faculté d’Electronique et d’Informatique

Département Instrumentation et Automatique
BP. 32, El Alia Bab Ezzouar, 16111 Alger, Algérie
Tel : (213) 021 24 79 12 poste 806 Fax : (213) 21 24 71 87

LICENCE TELECOMMUNICATIONS
Module : Logique Combinatoire et Séquentielle
Code :UEF 2.2.1

ASPECTS TECNOLOGIQUES DES

CIRCUITS NUMERIQUES

Année 2015-2016 Prof. Youcef SMARA

Un peu d’histoire des technologies de l’information
Mémoires
► (fiches perforées, recensement, IBM , 1890) ► Disques optiques (1980...2010)

Circuit actifs
 Le premier transistor ;
23 décembre 1947, Bell labs

Le premier circuit intégré

(5 pattes) : Texas Instruments
1958

Le premier transistor
« planar » Fairchild 1959

Le premier circuit intégré

commercialisé Flip-flop de
Fairchild pour la NASA 1961
Technologie externe :
Correspond aux caractéristiques ,
d’utilisation des circuits intégrés.
Fonctions de transfert en tension,
courant, performances, boîtier,
brochages ...

Technologie interne :
Correspond à la constitution interne des
circuits intégrés. (MOS, Bipolaires,
Architecture …)
Détermine très fortement les
caractéristiques externes
La « loi » de Moore (Gordon Moore, 1965)

●De 60 transistors/puce en
1966…
à 60000 en 1975
Doublement tous les ans

●1 000 000 000/puce en 2000

Doublement tous les 18 mois à
2 ans

●256 000 000 000/puce en

2016
Famille des circuits Logique

Les circuits intégrés (logique) sont classés suivant leur caractéristiques et

performances électriques et leur technologies de fabrication:

• La tension d’alimentation et Consommation

• Les niveaux logiques en entrée et en sorties
• Les courant en entrée et en sorties
• La température de fonctionnement
• Les performances dynamiques
• Technologie Bipolaire
• Technologie CMOS
• BiCMOS
 Logique intégrée

L'intégration a permis une miniaturisation et une

augmentation des performances des circuits logiques.

Technologie TTL

Technologie CMOS
Structure d’une porte TTL élémentaire 7400

L'analyse suivante montrera qu'il s'agit

bien d'une porte "NAND".

Lorsque les deux entrées a et b sont au

niveau haut (5V), le transistor T1 est
bloqué et le transistor T2 est saturé ce qui
bloque T3 et sature T4 ; S est alors au
niveau logique bas (0V) si la porte est
chargée normalement (par exemple par
une autre porte TTL);

Si l’une des entrées ou les deux entrées

sont au niveau bas (0V), le transistor T1
est conducteur, ce qui bloque T2 et T4 ; T3
peut alors conduire et assure à la sortie S
un niveau logique haut (voisin de 5V) si la
porte est chargée normalement (par
exemple par une autre porte TTL) ;
Structure d’une porte inverseuse CMOS

Le montage représente la structure de base

d’une porte INVERSEUSE CMOS à base de
deux transistors MOS complémentaires :

Si on applique un niveau bas à l’entrée, le

transistor T2 (MOS N) est bloqué car sa
tension grille est nulle. Par contre le
transistor T1 (MOS P) est conducteur car sa
tension grille source est égale à -5V : le sortie
S est au niveau logique 1 ;

Si on applique un niveau haut à l’entrée, le

transistor T1 est bloqué car sa tension grille
source est nulle. Le transistor T2 est
conducteur car sa tension grille source est
égale à 5V : la sortie S est au niveau logique 0 ;

L’ensemble réalise une porte inverseuse.

Caractéristiques générales des CI

Caractéristiques mécaniques : Packaging (types de boîtiers)

Compatibilité, Soudabilité

Gammes de température d’utilisation : (différent de stockage)

- Gamme à spécification militaire -55°C/125°C (préfixe 54 en TTL)

- Gamme industrielle 0°C/70°C (préfixe 74 en TTL)
- Gamme automobile -25°C/70°C (dépend du constructeur)

Caractéristiques électriques

- Statiques et dynamique, consommation

- Caractéristiques électromagnétiques, échauffement, …

Caractéristiques fonctionnelle (la fonction logique réalisée)

Caractéristiques générales des CI
TTL (LS) CMOS

ALIM 5 +/- 0.25 V 3...18V

VOUT « 1 » > 2.7V / « 1 »=VCC /
« 0 » < 0.8V « 0 »=GND(0V)

IIN « 1 » ~0mA / < 1 nA

« 0 » ~0.2 mA
tp 5 ...20 ns 20 ... 50 ns

consommation qqs mW qqs μW !!

statique
consommation 20 mW élevée si >5V 18V !
dynamique

IOUT asymétrie faible

sink/source Iout
Caractéristiques générales des CI
Caractéristiques des portes logiques

Temps de propagation
VIHmin - tension d'entrée niveau haut:
- C’est le niveau de tension nécessaire pour avoir un 1 logique en entrée
VILmax - tension d'entrée niveau bas:
- C’est le niveau de tension nécessaire pour avoir un niveau 0 en entrée
VOHmin - tension de sortie niveau haut
VOLmax - tension de sortie niveau bas
Sortance:
- Un circuit logique sert à commander d'autres circuits logiques, la
sortance correspond au nombre maximal d'entrées qui peuvent être pilotées
sans risques par le circuit.
Immunité au bruit :
- C’est l’amplitude maximale du signal parasite à superposer au signal
d’entrée pour provoquer un changement d’état en sortie.
Paramètres dynamiques d'une bascule synchrone
Temps De Prépositionnement (Set Up Time) D'une Donnée Sur Une Entrée
Dépendante De L'horloge
Le temps de prépositionnement est le temps minimal pendant lequel la donnée
présente sur l'entrée doit rester stable avant le front actif du signal d'horloge pour que
celle-ci soit reconnue. Si ce temps n'est pas respecté, la donnée ne sera pas prise en
compte par le circuit.
V ref correspond à la tension de basculement des portes du circuit :
V ref = 1,5 V en technologie TTL standard et V ref = 1,3 V en technologie TTL – LS.

Les deux chronogrammes des figures ci-

dessus sont souvent réunis en un seul
dans les catalogues de constructeurs,
comme le montre la figure suivante.
 Temps de maintien (hold time en anglais) d'une donnée sur une entrée
dépendante de l'horloge
Le temps de maintien est le temps minimal pendant lequel la donnée présente
sur l'entrée doit rester stable après le front actif de l'horloge pour que cette donnée soit
reconnue.

Dans les catalogues de constructeurs, les deux chronogrammes qui représentent les
temps de prépositionnement et de maintien sont regroupés en un seul, comme le montrent les
figures suivantes:
Temps de propagation d'une entrée à une sortie

Temps de propagation "tpLH"

Le temps de propagation tpLH est

le temps qui s'écoule entre l'instant où
l'entrée de commande devient active et
l'instant où la sortie passe du niveau L au
niveau H.

Temps de propagation "tpHL"

Le temps de propagation tpHL est

le temps qui s'écoule entre l'instant où
l'entrée de commande devient active et
l'instant où la sortie passe du niveau H au
niveau L.
Comportement dynamique
Niveaux logique de la Immunité au bruit: Les signaux issus de la
famille TTL 5V porte A doivent être interprétés
correctement par la porte B

Autre façon de Voir l’immunité au bruit

 Niveaux logiques de la famille CMOS

Immunité au bruit: Les signaux issus de la porte A doivent être interprétés

correctement par la porte B

Immunité au bruit :
DVN = DVi - DVo

On peut augmenter
l’immunité en
augmentant
l’alimentation.
Comparatif des niveaux logiques TTL et CMOS
Caractéristiques des circuits MOS:

- Les portes logiques sont plus lentes: Le retard de propagation

caractéristique d'une NON-ET NMOS est de 50 ns. Les portes C-MOS sont aussi rapides
que les portes TTL.
- La densité d'intégration est supérieure a la logique TTL (10 × plus).
- La consommation est moins élevée que pour la logique TTL : La
consommation moyenne de 0.1 mW pour un inverseur, contre 20mW dans le cas de la
logique TTL (série 74) ou 1 mW (série 74LS). En fait, un circuit MOS ne consomme que
durant les commutations; la consommation dépend donc très fortement de la
fréquence.
- La gamme des tensions d'alimentations est plus étendue : L'alimentation est
variable de 3 à 18 V dans la plupart des cas.
- La sortance est très élevée : la sortance des circuits MOS est pratiquement
illimitée. En pratique toutefois. on essayera de ne pas dépasser 50.
- Les circuits MOS souffrent d'un grande sensibilité a l`électricité statique.
- Grâce à des diodes de protection internes, les circuits MOS sont mieux
protégés que
les circuits TTL contre les mauvais branchements (inversion de l'alimentation. par
exemple).
Le troisième état du binaire: Haute impédance

La porte "3états", ou tri-state", n'est pas une porte logique au sens strict. Elle
est principalement utilisée pour connecter une sortie sur une ligne commune
à plusieurs circuits (un bus par exemple).

Buffer bidirectionnel
DIL, DIP: Dual In Line Package
Application : petits circuit uniquement, en voie de disparition

Avantages :
- Soudable manuellement

Inconvénients :
- Boîtier important pour une grand nombre de connexion
- Nécessite de traverser la carte
- Mauvaise liaison en HF (inductance parasite)
PDIP : Plastic DIP
CDIP : Céramique DIP
SOP, SOIC : Small Outline Package Integrated circuit

Applications:
Circuits intégrés de petite densité (AOP, petit
ASIC, CAN, CNA, transistors, …). Remplaçant du
DIP.

Avantages :
- Soudable manuellement, pas besoin de
traverser la carte.
- Bon comportement HF.
- Existe en plusieurs densités.

Inconvénients :
- Surface boîtier importante pour une
grand nombre de connexions

SOT: Small Outline Transistor

SSOP, TSOP, MSOP : Shrink SOP, Thin SOP, Micro
SOP
 PGA: Pin Grid Array

Application :

Circuit de haute intégration avec possibilité

de remplacement, (Microprocesseur,
capteur CMOS, …)

Avantages :

Forte intégration, support ZIF permettant

de remplacer le circuit facilement.

Inconvénients : support + CI => prix

Nécessite une carte multicouche (4

minimum)
QFP: Quad Flat Pack

Applications:

Circuits intégrés de moyenne densité

(petite FPGA, CPLD, microprocesseur,
DSP, ASIC, …)

Avantages :

- Bonne densité de connexions

- Soudable manuellement

Inconvénients:

- Surface boîtier importante

pour une grand nombre de connexions
BGA: Ball Grid Array

Applications:

Circuit intégré numérique de haute densité

(FPGA, Microprocesseur, …)

Avantages:

- Forte densité de connexions, -

Très bon comportement HF.

Inconvénients:
- Carte multi couche généralement
nécessaire (4 couches minimum)
- Soudure industrielle uniquement
Quasiment indésoudable
Démarche concepteur

Cahier des charges : fonctionnel / caractéristiques (temporelles, coût,

encombrement)
Schéma fonctionnel : recherche des solutions techniques existantes
Armoire de l’ingénieur : quelques dizaines de DATA-BOOK
les applications notes (même les «vieilles») sont une mine d’or
d’informations très pertinentes
Recherche efficace : méthodologie adaptée
Choix du Domaine (linéaire/numérique/conversion)
Choix de la «discipline» (amplis/transistors/CI num)
Choix de la famille (CMOS/TTL/ECL/BiCMOS..)
Choix du Data-book
Tous les data-book sont construits de la même façon
- Tranche et couverture : Constructeur / Domaine /Famille (exemple :
Texas Instrument / TTL / N-S-LS)
- Chapitres :Informations générales
- Expllications: informations sur les mesures
- Feuilles de données: Data-Sheets (1 par circuit)
- Informations mécaniques
Remarques finales
Les bascules étudiées ici sont des bascules dites bistables ou de type flip-
flop : les deux niveaux de sorties sont stables et exclusivement fonctions :
- De l’ordre de basculement des entrées de commande (R, S, J, K, D, T...).
- De l’horloge (H) et du basculement des entrées directes (C, P).

Les temps de propagation doivent être étudiés avec attention pour la

réalisation des circuits à logique séquentielle, qui combinent les modules de base
tels que compteurs, registres. Le chronogramme est un outil essentiel pour la
conception des circuits. Le mode synchrone est recommandé pour les circuits
complexes et/ou rapides.

Le temps de propagation dépend de la technologie utilisée. Ex: technologie

CMOS (basée sur transistors à effet de champ ou FET) moins rapide que la
technologie TTL (sur les transistors bipolaires).

Les bascules dites astables et monostables possèdent un voir deux niveaux

qui ne peu(ven)t être occupé(s) que pendant un temps limité. Ces bascules rentrent
en compte dans la réalisation des horloges numériques.
Dissection d’un aléa

Imaginons que l’on doive construire un circuit réalisant la fonction booléenne

suivante. On construit sa table de Karnaugh et on décide de choisir les deux
regroupements rouge et bleu, ce qui nous donne le circuit suivant :
Dissection d’un aléa
Observons maintenant le chronogramme du circuit lorsque c = 1, b = 0 et que a passe
de 1 à 0 : Idéalement, le chronogramme serait celui de gauche, or, compte tenu du
temps de franchissement des portes (supposons pour simplifier que le délai de
franchissement d’une porte quelconque est d), on obtient en réalité le chronogramme
de droite.

On voit en sortie un comportement qui n’est pas conforme à celui attendu : pendant un
très bref moment (le temps de passage d’une porte), la valeur de la sortie passe à 0 alors
qu’elle devrait rester toujours à 1.
Prévision des aléas
Comment aurait-on pu prévoir cet aléa ? En regardant la table de Karnaugh.
Elle montre un problème d’aléa chaque fois qu’elle contient deux blocs adjacents sans
intersection. Il y aura donc forcément un saut d’un bloc à l’autre lors de l’inversion
d’une certaine valeur. Si on regarde la table de notre exemple, le 1 à droite du bloc rouge
est adjacent au 1 à gauche du bloc bleu, et ces deux 1 n’appartiennent pas à un troisième
bloc. On peut sauter d’un bloc à l’autre en fixant c = 1 et b = 0 et en modifiant la valeur
de a : si a passe de 1 à 0, on saute du bloc rouge au bloc bleu et lorsque a passe de 0 à 1,
on saute du bloc bleu au bloc rouge.

Ce sont ces sauts qui provoquent les aléas.

– Lorsque a passe de 0 à 1 au temps t1, on est alors dans le bloc bleu (c/a) dont on sort
après un temps 2d, et on passe au bloc rouge (a/b) en un temps d, on est donc à tout
moment dans un bloc et la sortie reste ainsi à 1.
– Lorsque a passe de 1 à 0 au temps t2, on est alors dans le bloc rouge dont on sort (i.e., f
passe à 0) après un délai d. On entre par contre dans le bloc bleu (i.e., e passe à 1)
qu’après un délai 2d correspondant au temps nécessaire au signal pour franchir la porte
non puis la porte et.
Donc entre le temps t2 + d et t2 + 2d, la sortie passe à 0. Il se produit un aléa.

En conclusion : dés qu’on passe d’un bloc b1 à un bloc b2 par la modification d’une
valeur x, et sans rester dans un troisième bloc, on est susceptible d’avoir un aléa.
 Evitement des aléas
Pour éviter les aléas, il suffit donc de ne pas avoir de saut brutal d’un bloc à
l’autre de la table. On ajoute donc les blocs nécessaires.
Dans notre exemple, on ajoute le bloc vert :

Que se passe t-il maintenant lorsque c = 1, b = 0 et que a passe de 1 à 0 ? La valeur de la

sortie reste à 1 grâce au bloc vert /bc. On a supprimé l’aléa en ajoutant une porte.
Bascule "D" de structure MAÎTRE ESCLAVE

constitution et fonctionnement de la bascule « D" MAÎTRE ESCLAVE

La bascule D de structure MAÎTRE ESCLAVE est constituée de deux bascules D à
verrouillage (ou latch) placées l'une à la suite de l'autre. La première est appelée MAÎTRE, la
seconde est appelée ESCLAVE. La figure suivante montre le synoptique d'une bascule D
MAÎTRE ESCLAVE.

De l'extérieur, la bascule D MAÎTRE

ESCLAVE apparaît comme une bascule ayant une
entrée de donnée D (DATA), une entrée d'horloge
(CLOCK) et deux sorties complémentaires Q et .
Si on ajoute une entrée de mise à 0 (RESET) et une
entrée de mise à 1 (SET), on aboutit au schéma de la
figure suivante:
Rappelons le fonctionnement d'une bascule D latch:

Lorsque la sortie Q recopie l'entrée D, la bascule D latch est transparente (l'état

logique de la sortie Q est le même que celui de l'entrée D). Lorsque la bascule est en position
mémoire, elle est verrouillée (aucune action de l'entrée D sur la sortie Q).
Ces deux modes de fonctionnement (transparence et verrouillage) peuvent être
symbolisés par un interrupteur qui serait commandé par l'entrée C. Le mode «transparence»
est illustré par la figure a) tandis que le mode «verrouillage » est représenté par la figure b):

La bascule D MAÎTRE ESCLAVE peut se représenter par la mise en série de deux interrupteurs
commandés par l'entrée d'horloge.

Nous allons voir maintenant que la commutation effective de la bascule ne peut avoir lieu
que lors de la transition du niveau L au niveau H de l'horloge.
Pour cela appliquons à l'entrée d'horloge une impulsion de tension dont la forme est
représentée dans la figure suivante. Ceci correspond à la réalité comme nous l'avons vu
précédemment, les temps de montée et de descente de la tension n'étant jamais nuls.
Les figures montrent les étapes du cheminement de la donnée dans la bascule D
MAÎTRE ESCLAVE lors de l'application d'une impulsion d'horloge:
 A noter que si l'entrée de l'inverseur situé entre les deux entrées de commande
est connectée en C' et la sortie connectée en C, la bascule D MAÎTRE ESCLAVE ainsi
constituée prend en compte la donnée présente en D lors du front descendant du signal
d'horloge. C'est le cas de la bascule représentée figure suivante:

Application au diviseur de fréquence par 2

Bascule JK Maître-Esclave

✔ l’état de la sortie de la bascule maitre QM est donné par:

✔ quand le signal d'horloge revient à 0 pour le maitre qui devient bloqué,

l'esclave est libéré et on a alors:
(Q M = 1, QM = 0) ⇒ (S = 1, R = 0) ⇒ (Q n +1 = 1, Qn +1 = 0)
(Q M = 0, QM = 1) ⇒ (S = 0, R = 1) ⇒ (Q n +1 = 0, Qn +1 = 1)

✔ on a transféré l’état de la bascule maitre à la bascule esclave

Bascule JK Maître-Esclave

✔ l’état de la machine est transféré à la machine esclave lors de la transition

1→ 0 (front descendant du signal d'horloge)
✔ les entrées J et K qui définissent le nouvel état des sorties sont prises en
compte pendant que le signal d'horloge est à 1
✔ ces signaux J et K doivent dont être stables pendant que le signal Clk est haut

✘ ils doivent être stabilises un peu avant le front montant

✘ et le rester un peu après le front descendant