ENSIL ELT deuxième année Année 2006-2007

Examen langage V H D L
Durée 1H30

1. Pour le circuit ci-dessous donnez le couple entité - architecture.

SEL

A
B
M
U
OUT
X D

CLK

2. Il nous faut un circuit pour réaliser la forme d'onde ci-dessous :

2 périodes 3 périodes

CLK_IN

SIG_OUT

CLK_IN FPGA
SIG_OUT

Donner d'abord l'entité de ce circuit et puis l'architecture.

ENSIL ELT deuxième année Année 2006-2007

3. Imaginez le circuit ci-dessous où la sortie est égale à 1 si l'entrée est à un pour 5 horloges
consécutives et retourne à zéro si l'entrée est à zéro pour 5 horloges consécutives. Ainsi
les "glitchs" sur le signal d'entrée sera corrigés.

CLK_IN

SIG_IN

SIG_OUT

SIG_IN
SIG_OUT
CLK_IN FPGA

Donner d'abord l'entité de ce circuit et puis l'architecture.

Commandes séquentielles

if <condition> then Déclarations

<statement>
elsif <condition> then constant <name>: <type> := <value>;
<statement> type <type_name> is (<string1>, <string2>, ...);
else
<statement>
end if;

for <name> in <lower_limit> to <upper_limit> loop

<statement>;
<statement>;
end loop ;
Commandes concurrentes
case (<2-bit select>) is
when "00" => with <choice_expression> select
<statement>; <name> <= <expression> when <choices>,
when "01" => <expression> when <choices>,
<statement>; <expression> when others;
when "10" =>
<statement>; <name> <= <expression> when <condition> else
when "11" => <expression> when <condition> else
<statement>; <expression>;
when others =>
<statement>;
end case