LOGIQUE - COURS Et TD

REPUBLIQUE ALGERIENNE DEMOCRATIQUE ET POPULAIRE
MINISTERE DE L’ENSEIGNEMENT SUPERIEUR ET DE LA RECHERCHE

SCIENTIFIQUE
UNIVERSITES MOSTAPHA STAMBOULI-MASCARA/DJILLALI LIABES-SBA

FACULTE DE TECHNOLOGIE
DEPARTEMENT D’ELECTRONIQUE
Polycopié Pédagogique
Pour L'Obtention De
L'Habilitation Universitaire
Spécialité : Electronique
Ecrit par :
Dr. Boualem MERABET
Elément du laboratoire de Physique Computationnelle des Matériaux
Intitulé
LOGIQUE COMBINATOIRE ET SEQUENTIELLE

COURS ET APPLICATIONS
Année universitaire 2015/2016

Université de Mascara Faculté de Sciences et Technologie Département de Sciences et Techniques 2LMDGE S4
Cours et applications de logique combinatoire et séquentielle
Avant Propos
Les images des grandeurs physiques récupérées en sortie des capteurs sont analogiques. Elles
évoluent continûment en fonction du temps. Longtemps, elles ont été récupérées et traitées
comme telles et elles le restent encore dans de nombreux systèmes (télévision pour quelques
temps encore). Ce type de signal pose les problèmes de conception délicate des systèmes, de
sensibilité au bruit, et de stockage d'information moins performant. L'électronique numérique
permet d'atténuer ces inconvénients. En effet, les valeurs des signaux étant quantifiées, sont
moins sensibles au bruit lors des transmissions, le stockage d'informations est plus simple et
plus fiable, on peut réaliser ou programmer des séquences évoluées complexes; l'intégration
des composants est plus grande qu'en analogique (pas d'inductances ou capacités à intégrer).
Ce précis de cours s’adresse aux étudiants de génie électrique de licence Télécommunications,

Automatique et Electrotechnique, et aux professionnels de la logique visant l'automatisation et
utilisant l’outil informatique, soucieux de comprendre le fonctionnement de systèmes logiques
présents dans les dispositifs électroniques qui nous entourent, tels que les microprocesseurs et
les microcontrôleurs. Il est basé sur le cours et les travaux dirigés, comme il sera ensuite suivi
de série de travaux pratiques de logique combinatoire et séquentielle dispensés en 2ie année du
département de génie électrique de l'université de Mascara et est le fruit d'années d’expérience
dans ce domaine. Le cours est organisé selon le nouveau programme listé à la fin du manuel.
Mascara, le 15/09/2015
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Table de Matières
Chapitre 1 Systèmes de numération et Codage de l’information..................................................3
Systèmes de numération.................................................................................................................4
Codes alphanumériques..................................................................................................................9
Arithmétique binaire.....................................................................................................................10
Série de TD 1et son corrigé..........................................................................................................13
Chapitre 2 Algèbre de Boole et Simplification des fonctions logiques..................................... 14
Fonctions logiques de base et leurs propriétés.............................................................................15
Détermination des équations et des niveaux logiques de sorties des circuits logiques................16
Théorèmes de DE-MORGAN......................................................................................................20
Symboles logiques standards ou Traditionnels et IEEE/ANSI..................................................22
Série de TD 2 et son corrigé.........................................................................................................23
Simplification algébrique des circuits logiques...........................................................................26
Comment concevoir des circuits logiques combinatoires?..........................................................28
Méthode de simplification des circuits loiques par les tableaux de Karnaugh............................31
Ou exclusif "XOR" et NI exclusif "XNOR"et leurs applications...............................................36
Chapitre 3 Technologie des circuits logiques intégrés................................................................44
Famille TTL.................................................................................................................................47
Technologie CMOS.....................................................................................................................49
Sorties à Collecteur ouvert ou à Drain ouvert et sortie 3 états....................................................52
Interfaçage des ICs......................................................................................................................53
Chapitre 4 Circuits combinatoires..............................................................................................54
Décodeurs....................................................................................................................................55
Codeurs (encoders)......................................................................................................................58
MUltipleXeurs (Selecteurs de données)......................................................................................61
DEMUltipleXeurs (distributeurs de données).............................................................................64
Applications des MUXs et DMXs...............................................................................................65
Comparateur.................................................................................................................................68
Circuits arithmétiques..................................................................................................................69
Chapitre 5 Les bascules................................................................................................................76
Bascule RS principes et applications............................................................................................76
Bascule synchrone JK...................................................................................................................79
Bascule synchrone D....................................................................................................................80
Bascules en ICs et Symboles IEEE/ANSI et applications............................................................84
Bascules Maitre/Esclave "Master/Slave".....................................................................................85
Applications des bascules.............................................................................................................86
Chapitre 6 Les Compteurs...........................................................................................................93
Compteurs asynchrones................................................................................................................94
Compteurs synchrones (ou parallèles).........................................................................................100
Compteurs en ICs.........................................................................................................................100
Conception des compteurs synchrones........................................................................................103
Programme de logique, liste de travaux pratiques et Références.................................................109
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Logique combinatoire et séquentielle

Chapitre 1 : Systèmes de numération et Codage de l’information
Introduction:
Dans le monde d'aujourd'hui, le terme "numérique" est devenu faisant partie du vocabulaire de tous
les jours en raison de la façon spectaculaire que les circuits et les techniques numériques sont devenus
si largement utilisés dans presque tous les domaines de la vie: ordinateurs, robots, automatisation,
science et technologie médicales, transport, divertissement, exploration de l'espace, et ainsi de suite.
On est sur le point de commencer un voyage éducatif passionnant dans lequel on découvrira les
principes, les concepts fondamentaux, et les opérations qui sont communes à "tout numérique" du
système le plus simple comme l'interrupteur marche/arrêt à l'ordinateur le plus complexe.
Dans les sciences, les techniques, les affaires, nous sommes amenés à utiliser des grandeurs, qui sont
mesurées, surveillées, enregistrées, transformées mathématiquement, observées et exploitées de
diverses façons dans les différents systèmes. Ils est important d'être en mesure de représenter leurs
valeurs correctement et précisément.
Représentation analogique:
On fait correspondre à une grandeur une autre grandeur qui lui est directement proportionnelle. Le
tachymètre d'une automobile (km/h), le thermostat courant, le microphone ordinaire: grandeurs qui
varient graduellement à l'intérieur d'une gamme continue de valeurs. Le monde réel est principalement
analogique.
Représentation numérique:
Une horloge numérique, qui donne l'heure du jour, peut être représentée numériquement de façon
discontinue. Un système numérique (ex., calculateurs numériques ou ordinateurs, calculatrices,
voltmètres numériques et machines-outils à commande numérique) est une combinaison de dispositifs
(électriques, mécaniques, photoélectriques) organisées de manière à réaliser certaines fonctions qui
traitent des grandeurs numériques. Ces systèmes ont l'avantage d'être programmables, rapides, précis,
et capable de mémoriser les données.
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Systèmes de numération
De nombreux systèmes de numération sont utilisés en technologie numérique. Les plus courants
sont: le décimal, le binaire, l'octal et l hexadécimal.
*Système décimal: comprend dix nombres ou symboles, à

base de 10, dit à poids positionnels.
MSD et LSD: Most et Least Signifiant Digit (Bit).
*Système binaire: Malheureusement, le décimal est difficile à adapter aux mécanismes numériques: il
est très difficile de concevoir un équipement électronique qui puisse fonctionner avec dix niveaux de
tensions différents. Dans le système binaire, appelé à base de 2 et dit aussi à poids positionnels, il n'ya
que 2 chiffres. Mais il faut beaucoup plus de chiffres binaires pour exprimer une grandeur. Chiffre
binaire est abrégé en bit (binary digit).
*Comptage binaire:
*Quel est le plus grand nombre que l'on puisse représenter au moyen de huit bits?
Rep:
*Donner l'équivalent décimal de . Rep: 107.
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*Convertissez les nombres binaires suivants en leurs équivalents décimaux:
?----10
*Circuits logiques: la façon suivant laquelle un circuit numérique (obéissant à un certain ensemble de
règles) réagit à un signal d'entrée est dite logique du circuit. La presque totalité des circuits
numériques qui se trouvent dans l'équipement moderne d'aujourd'hui sont les Circuits intégrés
(Integrated Circuits). Le large éventail des ICs logiques existant dans le commerce rend possible la
réalisation de systèmes numériques complexes qui sont plus petits et plus fiables que leurs équivalents
construits avec des composants discrets. Les circuits numériques intégrés sont fabriqués selon
plusieurs technologies, telles que TTL, CMOS, NMOS.
Systèmes de numération et codes:

Lorsqu'on compose un nombre décimal sur une calculatrice ou un clavier d'ordinateur, les circuits
internes le convertissent en valeur binaire. Il s'agit de systèmes de numération octal (base 8) et
hexadécimal (base 16) servant d'outil efficace pour représenter de gros nombres binaires.
*Conversion binaire-décimal
Ex:
*Conversion décimal-binaire
Soit en représentant les nombres décimaux en sommes de puissances de 2:
Ou en procédant par la méthode des divisions successives des décimaux par 2:
*Convertir 8310, 72910 au binaire, en utilisant les 2 méthodes.
Système de numération octal: de base huit "0 à 7", revêt une grande importance vu son utilisation dans
le traitement de données dans un ordinateur.
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*Conversion octal-décimal
Ex.
*Conversion décimal-octal
Ex.
*Conversion octal-binaire
Le principal avantage de l'octal réside dans la facilité avec laquelle il est possible de passer d'un
nombre octal à un nombre binaire.
Ex. Convertir 4728, 54318 au binaire: ; ;
*Conversion binaire-octal
C'est l'inverse de la marche à suivre précédente. Ex. Convertissons 1001110102 en octal:
1001110102
110101102
Convertir 17710 au binaire en passant par l'octal:
puis, .
*Convertir: 1) 6148 au décimal; 2) 14610 à l'octal puis de l'octal au binaire; 3) 100111012 à l'octal; 5)
97510 au binaire en passant d'abord par l'octal; 6)10101110112 au décimal en passant d'abord par
l'octal.
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Système de numération Hexadécimal: de base 16 (symboles: chiffres 0 à 9 + lettres A, B, C, D, E, F).
Code Gray (ou Binaire Réfléchi)
*Conversion hexadécimal -décimal
Exercice: Vérifier que 1BC216 est égal à 710610.

*Conversion décimal-hexadécimal
Donner l'équivalent hexadécimal de : 42310 et 21410:
*Conversion hexadécimal-binaire
Comme l'octal, l'hexadécimal se veut une façon abrégée de représenter les nombres. Chaque chiffre
hexadécimal est remplacé par son équivalent binaire de 4 bits (voir tableaux ci-dessus).
; vérifier que
*Conversion binaire-hexadécimal
Cette transformation est l'inverse de la précédente.
; vérifier que
Ex: Convertir 37810 au binaire, en passant tout d'abord par l'hexadécimal :
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Convertir B2F16 à l'octal
Convertir 1) 24CE16 au décimal; 2) 311710 à l'hexadécimal puis de l'hexadécimal au binaire; 3)

10010111101101012 à l'hexadécimal; 5) 35278 à l'hexadécimal.
Code Binary Coded Decimal (Décimal Codé Binaire)

On représente chaque chiffre d'un nombre décimal (0 à 9) par son équivalent binaire (0000 à 1001).
Ex : Convertir 87410 et 94310 en BCD.
Le BCD établit une correspondance entre chaque chiffre d'un nombre binaire en un nombre binaire
pur de 4 bits.
*Convertir chaque nombre au binaire, puis au décimal : 0110100000111001BCD et 011111000001 BCD.
0110100000111001BCD Erreur!
Comparaison entre BCD et binaire:
Pour représenter 137, le BCD exige 12 bits or que le binaire demande 8 seulement. Voir ces exemples:
1 *Représenter la valeur décimale 178 par son équivalent binaire. Puis coder le même nombre décimal
en utilisant le BCD.
2 *Combien de bits sont exiges pour représenter un nombre décimal de huit bits en BCD.
3 *Quel est l'avantage du codage décimalLbinaire BCD comparé au binaire? Quel est l'inconvénient?
Réponses: 1. 101100102; 000101111000(BCD); 2. 32;
3. Avantage: facilité de conversion.
Inconvénient: le BCD exige plus de bits.
Tableau récapitulatif BCD
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Le BYTE
Beaucoup de microordinateurs traitent et emmagasinent la donnée binaire et l'information en groupes
de huit bits, un nom spécial (byte) leur est donné:
Codes alphanumériques
Un ordinateur ne serait pas d'une bien grande utilité s'il était incapable de traiter l'information non
numérique. Il doit reconnaitre les codes correspondant à des nombres, lettres et caractères spéciaux.
Ces codes sont dits alphanumériques.
* Le code ASCII (prononcé askee) (pour American Standard Code for Information Interchange)
C'est un code à 7 bits: ensemble de caractères complet et acceptable renfermant "26 lettres majuscules,
26 lettres minuscules, 10 chiffres, environ de 20 à 40 caractères spéciaux, comme +, /, #, %, *, les 7
symboles de ponctuation et d'autres fonctions de contrôle, telles que <RETURN> et <LINEFEED>".
Il a 128 groupes de codes possibles; le tableau ci-dessous englobe une liste partielle du code ASCII.
Exemples : " " est un message codé en ASCII, dites ce que c'est?
*Convertir le message " " en son équivalent hexadécimal, dites que signifie? Rep: HELP.
ASCII est utilisé pour transférer l'information alphanumérique entre un ordinateur et les dispositifs
externes tels qu'une imprimante ou un autre ordinateur, et pour stocker l'information que tape un
opérateur sur son clavier. Code ASCII
*Coder le message " " en ASCII. Rép.
*Le message ASCII suivant est stocké dans des endroits successifs de la mémoire d'un ordinateur
" ". Dites ce que c'est? Rép. .
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Autre exemple: l'instruction "GOTO 25" est codée ainsi (voir ci-dessus):
Détection d'erreurs au moyen de méthode de parité:

La transmission de données binaires (par l'entremise de lignes téléphoniques) d'un point à un autre
dans les circuits numériques, par ex. entre 2 ordinateurs, est courante. Le processus de transmission de
données ne s'accomplit pas sans erreur. Pour détecter et réduire la probabilité d'erreur (due souvent au
bruit électrique), on utilise la méthode dite "de parité".
Un bit de parité (0 ou 1) est un bit supplémentaire associé à un groupe d'un code qui doit être transféré
d'un endroit à un autre. Ex: .

Si le groupe du code renferme déjà un nombre pair de 1, le bit de parite imposé est 0.
Ex: à la représentation ASCII de A "1000001", on attribue le bit de parité 0, le nouveau code avec le
bit de parité devient 01000001: le nombre total de 1 est pair, c'est donc une parité paire. Si le nombre
total de 1 est impair, on parle de parité impaire. Supposons que l'on veut transmette A en utilisant la
parité impaire. Voici le code à transmettre: 11000001. Quand le circuit récépteur reçoit ce code, il
vérifie qu'il s'y trouve bien un nombre impair de 1, il tient pour acquit que le code reçu est exact.
Maintenant, supposons que des parasites ou une panne ont perturbé la transmission et que le code reçu
effectivement est 1100000, le récépteur détermine un nombre pair de 1, ceci lui indique que le code
reçu est erroné. bits de parité paire attachés
*Un CD-ROM peut stocker 650 megabytes de données numériques. Si 1 mega= 220, Combien de bits
peut-il sauvegarder? .
Arithmétique binaire
* Addition Binaire:
Nombres entiers signés

La plupart des ordinateurs traitent aussi bien les nombres négatifs que les nombres positifs. On ajoute
un "bit de signe" en attribuant au signe positif l’état 0 et au signe négatif l’état 1.
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Complément à 1 .
Ex: 2 ‒ 3 donne ‒1
Le Complément à 2 est très largement utilisé pour la représentation naturelle des nombres négatifs.
Voici d'autres exemples en Complément à 2:
Binaires signés en complément à 2
Quand un nombre signé possède 1 comme bit de signe et seulement des 0 comme bits de grandeur,
son équivalent décimal est ‒2N‒1, N nombre de bits de la représentation signée, ex :1000 = ‒8.
Ex.
En complément à 2 (de 8 bits), la valeur négative la plus grande est ,
alors que la valeur positive la plus grande est : .
Addition en complément à 2
Soustraction en complément à 2
Dépassement!
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Multiplication de nombres binaires
Division binaire
Addition en BCD
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Université de Mascara
Faculté des sciences et de la technologie
Département des sciences et techniques
Série de TD 1 Logique combinatoire et séquentielle 2 ie Année ST GE
*Convertir ces nombres binaires au décimal:
*Convertir ces nombres décimaux au binaire:
*Convertir ces nombres octaux en leurs equivalents décimaux:
*Convertir ces nombres décimaux à l'octal:
*Convertir ces nombres hexadécimaux au décimal:
*Faire l'inverse:
*Coder le décimal au BCD:
*Ces nombres sont au BCD, convertisser les au décimal:
*Convertir:
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Chapitre 2 : Algèbre de Boole et Simplification des fonctions logiques
Algèbre binaire (Algèbre de Boole)

I Définitions
Une variable binaire ou logique, couramment nommée bit, ne prend que deux états notés 1 et 0, ce qui
s’exprime par : x = 0 si x ≠ 1 et x = 1 si x ≠ 0. Si on note y la variable vraie et ȳ (y barre) la variable
complémentée, on a : quand y = 0, alors ȳ = 1 et quand y = 1, alors ȳ = 0.
II Fonctions logiques
• Fonctions logiques de base :
Elles suffisent à l’écriture et la réalisation de toute fonction logique d’un nombre quelconque de
variables; les symboles utilisés ici sont dits IEEE/ANSI, on verra ensuite aussi les symboles américains.
• Autres fonctions logiques courantes
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III Propriétés des fonctions logiques de base

• Règles de priorité
Dans une équation logique la complémentation a la plus forte priorité, puis les fonction ET, OU.
L’utilisation de parenthèses dans les équations logiques permet de s’affranchir de ces priorités : ce
sont les opérations à l’intérieur des parenthèses qui deviennent prioritaires.
• Tableau des propriétés des fonctions logiques de base :
Porte logique OR Exemple de table de vérité
Tables de vérités et symboles américains
Formes d'onde (Chronogrammes)
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Porte logique AND
Porte logique NOT
Résumé des opérateurs Booléens
Détermination des équations et des niveaux logiques de sorties des circuits logiques :
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Exemples:
Donner le circuit logique illustrant l'équation (A+B)(Ḇ+C)
Porte logique NOR
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Porte logique NAND
Déterminer le niveau logique (0 ou 1) de la sortie du circuit logique suivant:
Récapitulation des théorèmes Booléens (théorèmes de Boole):
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1. Simplifier l'équation:
*Réponse: → =
2. Simplifier:
*Réponse:
Théorèmes de DE-MORGAN
Leur application:
Simplifier l'expression logique :
*Réponse:
Voici d'autres exemples:
Implications des théorèmes de DE-MORGAN
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Déterminer l'équation de sortie du circuit suivant et simplifier-la en utilisant les 2 théorèmes:
Universalité des portes logiques NAND et NOR
Remarque importante
Ces symboles logiques traditionnels sont utilisés dans l'industrie digitale depuis des années et des
années, ils utilisent une forme distinctive pour chaque porte logique. Un nouveau standard de
symboles logiques a été développé en 1984 (dit IEEE/ANSI) pour les symboles logiques, où des
symboles rectangulaires avec un petit triangle (à droite) à la place du cercle de complémentation ont
été utilisés (voir leur homologie à la page suivante).
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Symboles logiques standards: Traditionnels (gauche) et IEEE/ANSI (droite)
Quelques circuits intégrés logiques usuels
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*Ex.1 Donner la forme d'onde de sortie de la porte logique OR:
Supposons qu'intentionnellement l'entrée A s'est mise au 0 (court-circuitée à la masse: GND), puis

s'est reliée à 1 (au Vcc ). Redonner les formes d'onde de sortie correspondantes.
*Ex.2 Changer la porte OR de la fig. précédente par une porte AND. Refaire le même travail.
*Ex.3 Ecrire l'expression Booléenne pour la sortir x de les figures suivantes:
Déterminer la valeur de x pour tous les cas possibles. Mettez-les dans des tables de vérité.
*Ex.4 Pour chacune des expressions suivantes, construire le circuit logique correspondant, en utilisant
les portes logique OR, AND, NOT.
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*Ex.5 Ecrire l'expression de sortie de la fig. suivante, et utiliser-la pour déterminer la table de vérité
complète. Appliquer les formes d'onde suivantes aux entrées. Donner la forme d'onde de sortie
résultante.
*Ex.6 Compléter chaque équation:
*Ex.7 Simplifier les expressions suivantes:
*Ex.8 Simplifier les expressions suivantes en utilisant les deux théorèmes de DeMorgan:
*Ex.9 Utiliser les théorèmes de DeMorgan pour simplifier l'expression de l'ex. 5.
*Ex.10 Convertir le circuit de la deuxième fig. de l'ex. 3 en un autre n'utilisant que les portes NAND.
Puis écrire l'expression du nouveau circuit, simplifier-la en utilisant les théorèmes de DeMorgan, et
comparer-la avec l'expression du circuit original.
B. Merabet Page 23
Réponses
Ex.1 Ex.2
Ex.3
Ex.4
Ex.5
Ex.6
Ex.7
Ex.8
Ex.9
Ex.10
B. Merabet Page 24
Simplification des circuits logiques

Une fois l'expression pour un circuit logique est obtenue, on doit être en mesure de la réduire en une
forme simplifiée contenant peu de termes ou peu de variables en un ou plusieurs termes. La nouvelle
expression peut être ainsi utilisée pour exécuter un circuit équivalent au circuit original mais ne
contenant que peu de portes et connections. Pour illustrer ça, le circuit de la fig. suivante peut être
simplifié ainsi:
Pour simplifier les circuits logiques, deux méthodes sont utilisées: la première, dite booléenne, utilise
les théorèmes de l'algèbre de Boole, et dépend beaucoup de l'inspiration et l'expérience. L'autre, dite
par tables de Karnaugh, est systématique: c'est une approche étape par étape.
Simplification algébrique
Les exemples qui suivent illustrent beaucoup de voies dans lesquelles théorèmes de Boole peuvent être
appliqués en essayant de simplifier une expression.
Exemple Simplifier algébriquement le circuit logique suivant:
L'équation du circuit (a) peut être simplifiée ainsi:
, d'où le circuit simplifié (b):
Autres exemples: Simplifier l'expression:
B. Merabet Page 25
1re méthode:
2ie méthode: l'expression originale est On lui ajoute

pour pouvoir prendre et AC comme facteurs communs aux termes 1,2 et 3,4, respectivement :
* Simplifier l'expression:
Utilisons le théorème de DeMorgan pour 1ier terme
puisque donc:
, puisque et
On peut aboutir à ce même résultat comme suit:
, puisque
puis
* Simplifier l'expression:
puis donc
* Simplifier le circuit de la fig. suivante:
, puis
L'expression est implémentée dans la fig. b. Si on la compare avec le circuit original, on voit qu' elle
contient le même nombre de portes et de connections. Dans ce cas on na pas simplifié.
* Simplifier
On peut toujours essayer, mais on n'est pas en mesure de la simplifier.
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Comment concevoir des circuits logiques combinatoires?

Quand le niveau de sortie désiré d'un circuit logique est donné pour toute condition d'entrée possible,
les résultats peuvent être convenablement montrés par une table de vérité, à partir de laquelle découle
l'expression booléenne du circuit.
Exemple:
Procédure de conception complète:

D'habitude, l'expression peut être simplifiée donnant ainsi un circuit plus efficace. Par exemple:
Considérons la table de vérité d'un circuit à 3 entrées, illustrée par le tableau:
L'expression correspondante est donc:

Exemple: Soit à concevoir un circuit logique ayant 3 entrées A, B, C, dont la sortie sera à l'état Haut
(High) "1" seulement si la majorité des entrées sont à cet état (complément de l'état Bas Low "0").
Etape 1 établir la table de vérité.
Etape 2 Ecrire le terme final de chaque cas où la sortie est égale à 1.

Etape 3 Ecrire l'expression de sortie en une somme de produits:
Etape 4 Simplifier l'expression de sortie:
B. Merabet Page 27
Etape 5 Exécuter le circuit correspondant à l'expression finale.
Exemple: En se référant à la fig. ci-dessous, où un convertisseur analogique/numérique controle le

voltage dc d'une batterie de stockage de 12V sur un faisseau spatial orbital. La sortie du convertisseur
est un nombre binaire à 4 bits, ABCD, correspondant au voltage de la batterie aux pas de 1, A etant le
poids fort ou MSB. Les sorties binaires du convertisseur sont alimentées par un circuit loique qui
produit une sortie à l'état High tant que la valeur binaire
est supérieure à 01102=610, correspondant au voltage de batterie de 6V.
Concevoir le circuit logique.
La table de verité est illustrée par la fig. ci-dessous. Pour chaque cas de cette table, nous avons indiqué
le décimal équivalent du nombre binaire représenté par la combinaison ABCD.
Exemple: En se référant à la fig. ci-dessous, où porte une machine pothocopieuse, un signal de Stop S
est à générer pour stopper l'opération-machine et alimente un indicateur lumineux quand l'une des
conditions suivantes existe:
(1) Il n'y a pas de papier dans le plateau d'alimentation de papier, Ou (2) les micro-inter rupteurs sont
(dans le cheminement du papier) sont alimentés, indiquant un embouteillage dans le cheminement du
papier. La présence de papier dans le plateau d'alimentation est indiquée par un signal High à un signal
logique P. Chacun des micro-interrupteurs produit un signal logique (Q and R) qui sera High quand le
papier passe par-dessus de l'interrupteur pour l'activer. Concevoir le circuit logique produisant un
niveau High d'un signal de sortie S satisfaisant les conditions de départ, et Exécuter le en utilisant le
IC 74H00 CMOS.
B. Merabet Page 28
Suivons les 5 étapes énumérées précédemment:
B. Merabet Page 29
Méthode de simplification des circuits loiques par les tableaux de Karnaugh

Le tableau de Karnaugh, comme la table de vérité, est un moyen pour montrer la relation entre les
entrées logiques et la sortie désirée. Traitons les exemples suivants à 2, 3,et 4 variables:
Exemples de groupements aux nombres de 2N:
B. Merabet Page 30
NB. Le groupement de doublets adjacents de 1 dans un tableau de Karnaugh élimine la variable

apparaissant à la fois en formes complémentée et non- complémentée.
Comment prouver le résultat du tableau de Karnaugh 1 ci-dessus?
Du tableau K 1 ci-dessus, il ya 4 groupements de 1: et

L'expression "somme de 4 produits" peut ȇtre simplifiée ainsi:
NB. Le groupement de quadruplets (ou octets) adjacents de 1 dans un tableau de Karnaugh élimine
les 2 variables apparaissant à la fois en formes complémentée et non- com plémentée.
Quand une variable apparait en à la fois formes complémentée et non- complémentée dans un
groupement, cette variable est eliminee de l'expression. Les variables qui sont les mêmes pour tous les
carrés d'un groupement doivent apparaitre dans l'expression finale.
B. Merabet Page 31
La procédure de simplification des circuits logiques par tableau K, qu'on doit suivre est donc:
Etape 1: Construire le tableau K et placer les 1 dans les carrés correspondants aux 1 de la table de
vérité. Placer les 0 dans les autres carrés.
Etape 2: Examiner le tableau K pour les 1adjacents et regrouper les 1 qui ne sont adjacents à d'autres
1. Ceux-ci sont dits 1 isolés.
Etape 3: Puis, voir les 1 qui sont adjacents à seulement un autre 1. Regrouper tout groupe de paire tel
qu'un 1.
Etape 4: Regrouper tout octet mȇme s'il conient quelques 1 qui sont déjà regroupés.
Etape 5: Regrouper tout quadruplet contenent un ou plusieurs 1 qui ne sont pas déjà été regroupés, en
s'assurant d'avoir utiliser le minimum de groupements.
Etape 6: Regrouper toute paire nécessaire pour faire inclure tout 1 n'ayant pas déjà été regroupé, en
s'assurant d'avoir utiliser le minimum de groupements.
Etape 7: Former une somme de produits de tous les termes généré par tout groupement.
La figure qui suit montre un tableau K pour un problème à 4 variables. Nous assumerons que
le tableau K a été obtenu à partir de la table de vérité.
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Autre exemple
Comment remplir un tableau K à d'une expression de sortie?

Exemple: Utiliser un un tableau K pour simplifier
En multipliant le premier terme pour avoir
Conditions d'invariance (états invariants x)

Quelques circuits logiques peuvent ȇtre conçu de manière qu'il ya certaines conditions d'entrée pour
lesquelles il nya pas de niveaus de sortie spécifiés, d'habitude parceque ces conditions ne se produisent
jamais. En d'autres termes, il y aura certaines combinaisons pour les niveaux d'entrée où "on s'en
fiche" si la sortie est High ou Low. Ceci est illustré par la table de vérité:
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Concevons un circuit logique qui controle un ascenseur s'ouvrant comme une porte pour un
immeuble à 3 étages. Le circuit de la fig. ci-dessous a 4 entrées: M est un signal logique qui indique le
mouvement de l'ascenseur (M=1) ou son repos (M=0). F1, F2, F3 sont des signaux
indicateurs de l'étage qui sont normalement au niveau Low, et seront au niveau High seulement
lorsque l'ascenseur est positionné au niveau d'un étage particulier. Par exemple, quand l'ascenseur
s'aligne avec l' étage 2, F2 =1 et F1 = F3 = 0. La sortie du circuit est un "signal Open" normalement
Low et sera High quand l'ascenseur-porte s'ouvrira.
Conclusion
Le processus du tableau-K a beaucoup d'avantages comparé à la méthode algébrique. Cet outil
graphique est un processus plus soignant avec des étapes bien définies comparé au processus "pénible
et par fois erroné" utilisé parfois dans la simplification algébrique. Le tableau-K exige peu d'étapes,
surtout pour les expressions contenant beaucoup de termes, et produit toujours une expression
minimum. Quand même, quelques instructeurs préfèrent la méthode algébrique parce qu'elle exige
une connaissance approfondie da l'algèbre de Boole. Elle n'est pas simplement une procédure
mécanique. Chaque méthode a ses avantages, et bien que les concepteurs de logique sont experts dans
les deux, être compétent en une méthode est tout ce qui nécessaire pour produire des résultats
acceptables.
Il ya d'autres techniques plus complexes qu'utilisent les concepteurs pour minimiser les circuits
logiques à plus de 4 entrées. Ces techniques sont spécialement commodes aux circuits à larges
nombres d'entrées où les 2 méthodes "algébrique et celle des tableau-K" ne sont pas faisables. La
plupart de ces techniques peut ȇtre traduit en programmes d'ordinateurs qui performera la
minimisation à partir de données d'entrées qui fournissent la table de vérité ou l'expression non-
simplifiée.
Circuits Ou exclusif "EXclusive-OR" et Ni-exclusif "EXclusive-NOR"

Deux circuits spéciaux qui se présentent très souvent dans les systèmes digitaux sont les circuits Ou
exclusif et Et-inclusif.
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Ou exclusif "XOR": Considérons le circuit logique de la fig. (a) ci-dessous. L'expression de sortie de
ce circuit est: . Ce circuit donne une sortie High quand les 2 entrées sont à niveaux
opposés.
En fait, le circuit XOR s'est donné un symbole propre illustré par la fig. (a) ci dessous:
L'équation du XOR est . Les ICs contenant les portes XOR sont:
Ni-exclusif "XNOR": Ce circuit opére d'une façon complètement le contraire de celle du circuit XOR.
Fig. (a) ci-dessous illustre le circuit XNOR. Sa table de vérité est donnée à coté.
L'expression de sortie est donc

Le circuit XNOR donne une sortie High quand les 2 entrées sont au même niveau.
Le symbole propre du circuit XNOR est donné par la fig. ci-dessous:
B. Merabet Page 35
Les ICs disponibles et contenant les portes XNOR sont:
Exemples de chronogrammes
Exemple
x0x1 représente un nombre binaire à 2 bits qui peut prendre n'impote quelle valeur (00, 01, 10, ou11);
par exemple, quand x1=1 et x0=0, nombre binaire est 10, et ainsi de suite, de mȇme y0y1 représente un
autre nombre binaire à 2 bits. Concevoir un circuit logique utilisant les entrées x0, x1, y0, et y1, dont la
sortie sera High seulement quand les 2 nombres binaires x0x1 et y0y1 sont égaux, la table de vérité (16
conditions d'entrée) et le circuit logique correspondants sont:
Lors de la simplification de l'expression de sortie dun circuit logique combinatoire, on peut rencontrer
les operations XOR ou XNOR en factorisant. Ceci nous amenera à utiliser les portes XOR ou XNOR
dans l'implementation du circuit final. Pour illustrer, simplifions le circuit de la fig. ci-dessous:
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L'expression non simplifiée du circuit est obtenue ainsi:

Mettons AD en facteur commun: , où =
Générateur de parité et Contrôleur:

Un transmetteur peut joindre un bit de parité à une série bits de données avant de transmettre les bits
de données au récepteur. Ce qui permet à ce dernier toute erreur de bit-seul pouvant se produire durant
la transmission. La fig. ci-dessous montre un exemple d'un type de cet ensemble de circuits logiques
qui est utilisé pour la génération et le contrôle de parité.
Cet exemple particulier utilise un groupe de 4 bits comme donnée à transmettre et utilise un bit de
parité paire. Il peut facilement etrȇ adapté à utiliser la parité impaire et tout nombre de bits. Dans la 1re
fig., la série de données à transmettre est appliquée à un circuit générateur de parité, ce qui produit un
bit de parité paire, P, en sortie. Ce bit de parité est transmis au récepteur accompagnant les bits de
données originaux, faisant un total de 5 bits. Dans la 2nd fig., ces 5 bits (donnée+parité) entrent en
circuit contrôleur de parité du récepteur, ce qui produit une sortie d'erreur, E, indiquant la production
d'une erreur de bit-seul ou non. Ce ne serait pas surprenant que ces deux circuits emploient les portes
XOR, quand nous considérons que une seul porte XOR opère dans un sens pareil qu'elle produit une
B. Merabet Page 37
sortie 1 si un nombre impair de ses entrees sont 1 et une sortie 0 si un nombre impair de ses entrees
sont 1.
Exemple: Déterminer la sortie du générateur de parité pour chacune des séries de données d'entrée
suivantes en se référant à la 1re fig.
Pour chaque cas, appliquer les niveaux de données aux entrées du générateur de parité et retrouver les
à travers chaque porte jusqu'à la sortie P. Les résultats sont (a) 1; (b) 0; (c) 0; et (d) 1. Noter que P est
un 1 quand la donnée originale contient un nombre pair de 1. Ainsi le nombre total de 1 envoyé au
récepteur (donnée+parité) sera impair.
Circuits de Validation-Blocage "Enable/Disable" circuits:

Chaque des portes logiques de base peut être utilisée pour contrôler le passage d'un signal logique
d'entrée vers la sortie. Ceci est représenté par la fig.ci-dessous, où. L'autre entrée de chaque est la
sortie de contrôle, B. Le niveau logique à cette entrée de contrôle déterminera si le signal d'entrée est
validé "enabled" pour atteindre la sortie ou non validé "disabled" de l'atteindre. Cette action
contrôlante explique pourquoi ces circuits sont appelées portes.
La fig. montre que lorsque les portes non-inverseuses (AND, OR) sont validées, la sortie suit
exactement le signal A. Inversement, lorsque les portes inverseuses (NAND, NOR) sont validées, la
sortie est exactement l'inverse du signal A. Les portes AND et NOR donnent une sortie Low quand
elles sont en blocage. Inversement, les portes NAND et OR donnent une sortie High lorsque elles sont
en blocage.
Exemple: Concevez un circuit logique qui autorise la passage d'un signal logique jusqu'à la sortie
quand les entrées de commande B et C sont toutes les 2 au niveau High; dans les autres cas, la sortie
est toujours au niveau Low.
On doit employer une AND car le signal doit passer sans inversion et que la sortie durant le blocage
est au niveau Low. Puisque la validation doit se faire seulement quand A = B = 1, une AND à 3
entrées est à utiliser, comme à la fig. (a) ci-dessous.
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Exemple: Concevez un circuit logique qui autorise la passage d'un signal logique jusqu'à la sortie
seulement quand 1 des signaux de commande, mais pas les 2, est au niveau High; dans les autres cas,
la sortie reste au niveau High. Le circuit voulu est illustré à la fig. (b) ci-dessus.
Exemple: Concevez un circuit logique ayant une entree A, une entree de commande B et des sorties X,
Y tel que:
1. Quand B = 0, la sortie Y suit le signal A et la sortie X est 0.
2. Quand B = 1, la sortie Y est 0 et la sortie X suit le signal A.
Les 2 sorties doivent rester à 0 dans leur condition respective de blocage et suivre le signal d'entrée
dans leur condition respective de validation. Il faut donc 1 AND pour chaque sortie. Comme X est
validée quand B = 1, sa porte AND est commandée par B (voir fig. ci-dessous). Comme Y est validée
quand B = 0, son AND est commandée par
Un tel circuit est appelé circuit d'aiguillage d'impulsions ou "pulse string circuit" parce qu'il dirige
l'impulsion vers une sortie ou une autre selon la valeur de B.
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Exercice 1
Simplifier les expressions suivantes en utilisant l'algèbre Booléen.
Exercice 2
Simplifier, en utilisant l'algèbre de Boole, le circuit suivant:
Exercice 3
Changer chaque porte du circuit de l'exercice précédent par une NOR, puis simplifier le circuit
résultant, en utilisant l'algèbre de Boole.
Exercice 4
Concevez 1 circuit logique dont la sortie est au niveau High seulement quand au moins 2 des 3 entrées
A, B, C sont au niveau Low.
Exercice5
Concevez le circuit logique correspondant à la table de vérité illustrée ci-dessous:
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Exercice 6
La fig. ci-dessus montre le schéma d'un circuit d'alarme d'automobile utilisé pour détecter certaines
conditions indésirables. Les 3 boutons sont utilisés pour indiquer l'état de la porte près du siège du
conducteur , la clé de contact "ignition", et les phares, respectivement.
Concevez un circuit logique avec ces 3 boutons comme entrées de telle manière que l'alarme s'active
quand l'une ou l'autre des conditions existe:
* Les phares sont On pendant que la clé de contact est Off.
* La porte est ouverte pendant que la clé de contact est On.
Exercice 7
Exécuter le circuit de l'exercice 5 en utilisant seulement des NAND.
Exercice 8
Exécuter le circuit de l'exercice 4 en utilisant seulement des NAND.
Exercice 9
Déterminer l'expression minimum pour chaque tableau de Karnaugh dans la fig. ci-dessous. Attention
particulière au tableau (a).
Exercice 10
Simplifier les expressions (e, g, et h) du l'exercice 1 en utilisant tableau de Karnaugh.
Exercice 11
Un nombre binaire à 4 bits est représenté ainsi A3A2A1A0, où A3, A2, A1, et A0 représentent les bits
individuels et A0 est égal au bit significatif de faible poids (LSB).
Concevez un circuit logique qui donne la sortie High quand le nombre binaire est plus que 0100 et
plus petit que 1000. Obtenez l'expression de sortie en utilisant tableau de Karnaugh.
Exercice 12
La fig. ci-dessous montre un compteur BCD qui produit une sortie à 4 bits représentant le code BCD
pour un nombre d'impulsions qui seront appliquées à l'entrée du compteur. Par exemple, après 4
impulsions qui se produisent les sorties du compteur seront DCBA = 01002 = 410. Le compteur se
réinitialise à 0000 à la 10ie impulsion et commence à compter. En d'autres termes, les sorties DCBA ne
représenteront jamais un nombre plus grand que 10012 = 910. Concevez un circuit logique qui donne
un niveau High quand le compte est 2, 3, ou 9. Utilisez le tableau de Karnaugh pour ayez lavantae des
conditions de non invariances.
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Réponses
Ex.1
Ex.2
Ex.3
Ex.4
Ex.5
Ex.6
Ex.7 Ex.8
Ex.9
Ex.10
, ,
Soit: , ou:
Ex.11 et
Ex.12 Meilleure solution:
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Chapitre 3 : Technologie des circuits logiques intégrés
Les Circuits intégrés (ICs) digitaux (numériques) sont des collection de résistances, diodes, et transis-
tors fabriqués en une seule pièce de matériau semi-conducteur (généralement Si) dite substrate, qui
s'est communément référée à une puce "chip". Cette puce est fermée dans une boite "package" protect-
rice en plastique ou céramique de laquelle s'étendent des broches "pins" pour connecter le IC à d'autres
dispositifs. La fig↓ montre l'un des plus communs types de package dit "dual-in-line package" (DIP).
Les ICs digitaux sont souvent catégorisés selon leur complexité de circuit et mesurés par le nombre de
portes logiques équivalentes sur le substrat. Il ya six niveaux de complexité, comme illustre la table↓:
Tous les ICs spécifiques vus au chapitre précédent sont des puces SSI ayant un petit nombre de portes.
Dans les systèmes digitaux modernes, LSI, VLSI, ULSI, et GSI performent la majorité des fonctions
qui exigent plusieurs des circuits pleins de dispositifs SSI.
Les petites combinaisons de portes discrètes sont typiquement utilisées pour connecter les plus larges
ICs les uns aux autres ou aux dispositifs externes. Donc, il nécessaire d'analyser, de concevoir, de
tester, et de troubleshoot les circuits combinatoires simples.
ICs bipolaires et unipolaires

Les ICs digitaux peuvent aussi être catégorisés selon leur principal type de composant électroniques
utilisés dans la circuiterie. Les ICs bipolaires sont fabriqués de transistors bipolaires (NPN et PNP)
comme étant leurs principaux éléments de circuit. Tandis que les ICs digitaux unipolaires sont faits de
transistors à effet de champ (MOSFETs à canal N et P). La famille TTL (transistor- transistor logic) a
été la majeure famille de ICs digitaux durant plus de 30 ans. Les séries 74 standards étaient les
premières séries de ICs TTL, ayant été remplacées par beaucoup de séries TTL de hautes
performances, mais leur arrangement circuital de base, donné à la fig↓gauche pour la porte NOT
standard, forme la fondation de toutes les séries TTL.
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TTL a été la famille de ICs dominante dans les catégories SSI et MSI durant 10 ans ou plus. Depuis
lors, sa position de dominance a été concurrencée par la famille CMOS (Complementary Metal-Oxide
Semi-conducteur), qui a progressivement déplacé TTL de sa position. CMOS appartient à la classe de
ICs digitaux unipolaires, à cause de son utilisation des Mosfets. Si on compare les circuits TTL et
CMOS pour la même porte NOT, il apparait que CMOS utilise peu de composants (fig↓droite): un des
principaux avantages de CMOS sur TTL. Ces 2 types de ICs dominent le domaine des dispositifs MSI.
Terminologies des ICs digitaux: Parametres statiques (de courants et tensions)
Un circuit logique a besoin d’une alimentation continue pour lui fournir l’énergie nécessaire à son
fonctionnement, habituellement appelée VCC et VDD pour un circuit à base de transistors bipolaires et
transistors Mosfets, respectivement. Cette tension autorisée pour un circuit logique est soit une valeur
donnée avec une certaine tolérance (VCC=5 V à 5 % près), soit un intervalle plus large (3V≤VDD≤18V).
L’alimentation doit être régulée, telle que des condensateurs de découplages (devant être implanté au
plus près de la borne d’alimentation d’un IC sont nécessaires pour éviter les variations de tension lors
des pics de courant qui se produisent lors des commutations. La nécessité de ces condensateurs, leur
nombre et leur emplacement sont spécifiés dans les notices techniques des composants.
La tension de sortie (Out) VO d’un circuit logique dépend de l’état logique de la sortie et des conditions
de fonctionnement (tension d’alimentation, courant débité, etc.). Le constructeur garantit une plage de
valeurs pour les tensions de sortie aux états bas VOL (Out Low) et haut VOH (Out High), avec une
tension d’alimentation VCC fixée et des courants de sortie ne dépassant pas une valeur spécifiée:
0 ≤ VOL ≤ VOLmax et VOHmin ≤ VOH ≤ VCC selon que la sortie est à l’état bas (Low) ou haut (High).
En fonctionnement normal, on ne rencontre jamais une tension de sortie VOLmax ≤VO≤ VOHmin à moins
que le circuit est défectueux ou que les intensités des courants dépassent les limites autorisées.
La tension d’entrée VIN d’un circuit logique est interprétée comme correspondant des état bas ou haut
selon que sa valeur se trouve dans l’une ou l’autre des plages spécifiées par le constructeur:
0 ≤VI L ≤ VI Lmax et VI Hmin ≤ VI H ≤VCC correspondent aux états bas et haut.
Pour que les informations issues d’une sortie de circuit logique soient comprises par l’entrée d’un
autre circuit logique, il faut: VILmax VOLmax et VIHmin ≤ VOHmin.
Ces inégalités doivent être assurées avec une marge de sécurité tenant de la présence éventuelle de
parasites. Les écarts VILmax–VOLmax, VOHmin–VIHmin sont dits marges de bruit aux états bas et haut (fig↓).
La marge de bruit à l'état bas est définie comme:VNL=VILmax– VOLmax
La marge de bruit à l'état haut est définie ainsi:VNH=VOHmin– VIHmin
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Quant aux différents courants, on adopte la convention de signe: "l’intensité d’un courant entrant dans
une broche est positive; la sortante est négative". Dans une sortie de circuit logique, la valeur absolue
de l’intensité IO du courant ne doit pas dépasser un maximum (qui n’est pas le même aux états haut et
bas) pour que les niveaux de tension définis précédemment soient respectés.
On définit des courants de sortie aux état bas (IOL) et haut (IOH), dépendant essentiellement de la charge
du circuit logique: A ne pas dépasser les limites des valeurs spécifiées.
Une entrée de circuit logique est parcourue par un certain courant II dont la valeur n’est pas la même
aux états haut et bas. On définit donc un courant d’entrée à l’état bas IIL et un autre à l’état haut IIH. Les
courants d’entrée dépendent essentiellement du circuit logique lui-même: les valeurs spécifiées sont
des indications sur le courant demandé par une entrée, qui est pas connu avec précision: il faut prendre
le cas le plus défavorable correspondant à l’intensité ayant la valeur absolue la plus grande qui puisse
être observée. Pour que la sortie d’un circuit logique puisse commander l’entrée d’un autre, il faut que
les sens des courants demandés par l’entrée correspondent à ceux qui peuvent être fournis par la sortie,
aux états bas et haut, et que: |IOL|  |IIL| et |IOH|  |IIH|
En général, la sortie d'un circuit logique est exigée pour piloter plusieurs entrées logiques. Parfois tout
les ICs dans un système digital sont de la même famille logique, mais beaucoup de systèmes ont une
mixité de familles logiques variées. Le fan-out ou loading factor est défini comme étant le nombre
maximum d'entrées logiques que puisse une sortie piloter correctement. si ce nombre est excédé, les
voltages des niveaux logiques de sortie ne peuvent pas être garantis. Evidemment, le fan-out dépend
de la nature des entrées des dispositifs qui sont à connecter à une sortie. A moins qu'une différente
famille est spécifiée comme un "dispositif-charge", le fan-out se réfère aux dispositifs-charges de la
même famille comme la sortie pilotante.
Retards de propagation
Un signal logique connait toujours un retard en se propageant à travers un circuit. Les 2 temps de
retard de propagation sont définis comme suit (l'exemple traité est celui d'une porte NOT):
tPLH: est le temps de retard pour passer de l'état logique 0 à l'état logique 1 (Low to High)
tPHL: est le temps de retard pour passer de l'état logique 1à l'état logique 0 (High to Low)
B. Merabet Page 45
La famille TTL
Elle demeure celle que l'on retrouve le plus souvent dans applications exigeant des dispositifs SSI et
MSI. La porte logique logique de base de cette famille est la NAND, montrée à la fig↑gauche.
Le transistor Q1 a 2 emetteurs donc 2 jonctions emetteur-base pouvent le mettre dans l'etat conducteur.
Il peut avoir jusqu'à 8 emetteurs (NAND à 8 entrees). Q3 et Q4 (de sortie) sont montees en totem. En
fonctionnement normal, Cest Q3 ou Q4 qui conduit suivant la valeur de l'etat loique de la sortie. En va
remplacer Q1 par son circuit equivalent à diodes correspondant aux jonctions emetteur-base (D2 et D3).
D3 est sa jonction collecteur-base. Etudions d'abord le cas où la sortie est au niveau Low (fig↓gauche):
Circuit NAND TTL
Fonctionnement du circuit état Low: Les entrées A et B sont à + 5V. Cette tension appliquée aux
cathodes de D2 et D3 bloque ces diodes, qui ne lassaient passer prѐsque aucun courant. + 5V force un
courant à traverser R1, D4 et la base de Q2 qui devient conducteur. Le courant traversant l'emetteur de
Q2 se rend jusqu'à la base de Q4 et le met en conduction, Au meme temps, le courant de collecteur de
Q2 donne lieu à une difference de potentiel aux bornes de R2 qui amene la tension du collecteur de Q2 à
une valeur trop basse pour mettre Q3 en conduction. La tension du collecteur de Q2 est environ 0,8 V,
car l'émetteur de Q2 est approximativement à 0,7 V en raison de la tension de polarisation E-B de Q4 et
le collecteur de Q2 est approximativement à 0,1 V par rapport à son émetteur à cause de VCE saturé. Une
tension de 0, 8 V à la base de Q3 ne suffit pas à polariser en direct sa jonction E-B ni la diode D1 dont
le role est de garder Q3 bloqué quand prévaut cette situation. Quand Q4 conduit, la borne X de la sortie
a une trѐs faible tension, car la resistance de Q4 lorsqu'il conduit est trѐs faible (1 à 25 Ω). En fait la
tension de sortie VOL est fonction de l'intensite de courant du collecteur de Q4. Etant que Q3 est bloqué,
il n'ya pas de courant (délivré par la borne + 5 V) qui traverse R4 . Le courant de collecteur de Q4
provient des entrees TTL que l'on a raccordées à la borne X.
B. Merabet Page 46
Tous les circuits TTL ont une structure semblable à cette de NAND de base. L'entrée de tout circuit
TTL est l'émetteur d'un transistor NPN, ou la cathode d'une diode; c'est pourquoi la tension d'entrée
High bloque le dispositif −seul un petit courant de fuite IIH traverse cette borne. Inversement, une
tension d'entrée Low met le dispositif en Conduction; c'est pourquoi un important courant IIL traverse
la borne. La plupart des circuits TTL possèdent le montage de sortie en totem.
Quand la sortie TTL est Low Q4 joue le rôle d'un puits de courant de High retirant son courant de la
charge. Dans l'état High (droite)
La porte NOR TTL voltage de la série 74ALS
DATA SEET pour les ICs à portes NAND TTL 74AL00 (Texas Instrument)
B. Merabet Page 47
Caractéristiques typiques des séries TTL
Porte de base NAND dans la série Schottky TTL
La technologie MOS (Meatl-Oxide-Semiconductor)

Elle tire son nom de la structure MOS de base: une électrode métallique sur un oxyde servant d'isolant
entre l'électrode et le substrat semi-conducteur. Les transistors de la technologie MOS sont des transis-
tors à effet de champ dits MOSFETs: Le champ électrique appliqué du coté de l'électrode métallique
de l'oxyde isolant a un effet sur la résistance du substrat.
La plupart des ICs digitaux MOS sont réalisés seulement de transistors MOS, dont les principaux
avantages sont leur facilité de fabrication, leur faible coût, leur petite dimension et leur faible
consommation. Les dispositifs MOS occupent beaucoup moins d'espace sur une puce que les
transistors bipolaires.
Les ICs MOS n'utilisent habituellement pas d'éléments résistifs intégrés, prenant tellement de place
dans les ICs bipolaires. La haute densité d'enregistrement des ICs MOS leur fait plus convenables pour
les ICs complexes tels que le microprocesseur et les puces mémoires. Les améliorations dans la
technologie des ICs MOS a mené à des dispositifs qui sont plus rapides que les TTL 74, 74LS, 74ALS
avec des caractéristiques de commande de courant comparables. Les dispositifs MOS (spécialement
CMOS) ont aussi devenus dominants dans le marché des SSI et MSI. La famille TTL 74AS est encore
aussi rapide que les meilleurs dispositifs CMOS, mais au prix d'une consommation d'énergie beaucoup
plus grande.
L'inconvénient principal des dispositifs MOS est leur faible vitesse de fonctionnement comparée à
celle des familles bipolaires (TTL) et leur sensibilité aux dégâts électrostatiques. Malgré que ça peut
réduit par des procédures de manipulation propres, la technologie TTL est encore plus durable pour
l'expérimentation au laboratoire et est utilisée en éducation aussi long qu'elle est disponible.
Il existe 2 types de transistors MOS: celui à appauvrissement (depletion) et celui à enrichissement

(enhancement) qui est le seul utilisé dans les ICs digitaux MOS opérant comme interrupteurs on/off.
La fig.(↓droite) montre comment a lieu la commutation avec un MOS à canal N, le drain est toujours
polarisé en direct par à rapport à la source à laquelle le substrat est souvent connecté.
B. Merabet Page 48
Transistor MOS à enrichissement(↑) Etats ouvert et fermé (↑) d'un transistor MOS à canal N
Caractéristiques de commutation des dispositifs MOS canal-N et canal-P
Séries variées dans la famille logique CMOS
Exemple de diagramme de connections d'un circuit logique typique
Inverseur NMOS (↑gauche) Inverseur CMOS (↑droite).
B. Merabet Page 49
Circuits digitaux MOSFETs

Ils se divisent en 3 catégories: PMOS, NMOS qui utilisent seulement les MOSFETs à enrichissement
canal-P, N respectivement, et Complementary MOS utilisant les 2 au même temps. Voici un exemple:
Donc, la famille logique CMOS réunit (dans le même circuit) beaucoup d'avantages comparée aux
familles P-MOS et N-MOS. Elle est rapide et même consomme moins d'énergie que les autres familles
CMOS. Ses avantages sont plutôt compensés par la complexité en hausse du processus de fabrication
des ICs et la plus petite densité d'enregistrement. La fig.(↑droite) montre un inverseur CMOS ayant 2
MOSFETs en série telle que les dispositifs canal-P et canal-N ont respectivement leurs sources
connectées au +VDD et à la masse (GND). Les grilles des 2 dispositifs sont connectées ensemble aux
points communs d'entrée et de sortie, respectivement. Les niveaux logiques pour CMOS sont
essentiellement +VDD (1) et 0 V (0).
Considérons le cas où VIN =+VDD, la grille du transistor Q1 est au 0 V relativement à sa source. Ainsi
Q1 sera bloqué avec ROFF ≈ 1010Ω. La grille de Q2 sera au +VDD relativement à sa source, il conduira
avec RON ≈ 1KΩ. Le diviseur de tension entre les résistances ROFF de Q1 et RON de Q2 produira une
tension VOUT ≈0V. Dans le cas où VIN=0, Q1 a maintenant sa grille en un potentiel négatif par rapport à
sa source pendant que Q2 a une tension VGS=0V. Ainsi Q1 conduira avec RON≈1KΩ et Q2 se bloquera
avec ROFF≈1010Ω produisant un VOUT approximativement +VDD.
Autres exemples:
NAND et NOR CMOS
Caractéristiques des séries CMOS comparées à celles des TTL
Niveaux de tensions Input/Output (en V), VCC=VDD=+5V (Voir ↑).
→Important: Les entrées CMOS ne devraient jamais être laissées déconnectées. Elles doivent être
liées soit à un niveau de tension fixé à (0 ou VDD) ou à une autre entrée.
Famille CMOS: 74 Low-Voltage CMOS, 74 Advanced Low-Voltage CMOS, 74 Advanced Very
Low-Voltage CMOS, 74 Low-Voltage BipolarCMOS Technology, 74 A LVT.
B. Merabet Page 50
Sorties à Collecteur ouvert ou à Drain ouvert

Il ya des situations où plusieurs dispositifs numériques doivent partager l'utilisation d'un fil commun
pour transmettre un signal vers un dispositif destinaire. en d'autres termes, plusieurs dispositifs doivent
avoir leurs sorties connectées au même fil qui les connecte tous les uns aux autres, ce qui présente un
problème. Chaque sortie a 2 états, High et Low. Quand une entrée est High pendant que l'autre est
Low et lorsqu'elles sont connectées ensemble, nous avons un conflit High/Low.
Les sorties CMOS conventionnelles ne devraient jamais être connectées ensemble.
Une sortie à collecteur ouvert comporte 1 transistor bipolaire fonctionnant en commutation: l’état Low
correspond au transistor saturé et l’état High au transistor bloqué. Une résistance de rappel (de tirage
RP) est indispensable pour fixer la tension à l’état High. Quand la sortie est à l’état Low, un courant de
valeur maximale IOL peut traverser le transistor. Par contre, à l’état High, le transistor est bloqué et ne
peut donc fournir aucun courant. Seul un courant de fuites IOH est présent.
Une sortie à drain ouvert est l’équivalent d’une sortie à collecteur ouvert mais avec un transistor MOS.
Sortie trois états:

Une sortie 3 états se comporte comme une sortie ordinaire quand elle est activée, mais elle possède un
3iè état particulier, souvent appelé haute impédance et noté Z, où la sortie est désactivée, i.e. qu’elle se
comporte pratiquement comme 1 circuit ouvert. Dans ce cas, la sortie n’est parcourue que par 1 faible
courant de fuite dépendant du niveau appliqué par le reste du système: IOZL à l’état L et IOZH à l’état H.
B. Merabet Page 51
Interfaçage des ICs

Cela signifie la connexion les sorties d'un circuit (ou système) "pilote" aux entrées d'un autre circuit
"de charge" dont les caractéristiques électriques sont différentes. le circuit d'interfaçage, dont le rôle
est de recevoir le signal de sortie du pilote et de le transposer afin qu'il devienne compatible avec les
signaux qu'accepte la charge, est raccordé entre le pilote et la charge. Par ex;, il se peut qu'on utilise les
dispositifs S-TTL pour la partie du système qui fonctionne aux fréquences élevées, qu'on ait recours
aux dispositifs LS-TTL pour les parties les plus lentes et qu'on choisisse la famille NMOS pour les
parties qui exigent des circuits LSI et VLSI.
CMOS piloté par TTL

La table illustrée au paravent donne les paramètres de tensions entrées/sorties pour des séries variées
de ICs. Celle qui suit offre des valeurs de courants entrées/sorties pour les dispositifs standards pour
diverses séries CMOS et TTL. Puisque la résistance d'une entrée CMOS est très élevée, la tension
d'entrée du pilote TTL ne diminue pas, il semble ne pas y avoir de problème d'interfaçage, à condition
que le CMOS fonctionne sous VDD=5V, à moins que l'on compare les entrées VIHmin des séries 4000B,
74HC et 74AC aux sorties VOHmin des séries TTL. La solution proposée est: RP=10KΩ et 7407(figs.↓).
TTL piloté par CMOS

Revoyons d'abord les caractéristiques de sortie CMOS pour les 2 états logiques High et Low (figs↓a,b
gche). En état High, RON du MOS-P raccorde la sortie à +VDD (MOS-N bloqué), la sortie CMOS agit
comme une source VDD ayant une résistance de source 200ΩRON103Ω, l'entrée TTL ne tire pas
beaucoup de courant. En état Low, RON du MOS-N raccorde la sortie à la masse GND (MOS-P
bloqué), le courant IIL élevé des TTL doit être absorbé par la résistance de sortie CMOS. La sortie
CMOS agit comme une faible résistance raccordée à la masse (i.e. un puits de courant). Quel est le
problème soulevé par fig(↓dte)? Rep:74HC00 peut absorber 4mA, mais les 3 (74AS) exigent 3 x 2mA.
B. Merabet Page 52
Chapitre 4 : Circuits combinatoires
Dans les systèmes digitaux on fréquente toujours, des données et des informations (codées sous forme
binaire) qui sont soumises à des opérations de: décodage et codage (transposition de données d'un
code à un autre), multiplexage (choix d'un groupe de données parmi plusieurs), démultiplexage
(aiguillage de données vers une destination parmi plusieurs) et acheminement par bus (transmission de
données entre plusieurs dispositifs par l'intermédiaire d'un bus commun). Ces opérations et d'autres
sont faciles à matérialiser grâce aux ICs de la classe MSI.
Décodeur
C'est un circuit logique qui accepte en son entrée des séries de données (représentant un mot binaire de
N bits) et active la seule sortie (passera au niveau High) qui établit la correspondance à ce nombre
d'entrée (les "M−1" autres sorties restent inactives). Fig↓ montre le schéma d'un tel circuit:
Certains décodeurs n'utilisent qu' sous-ensemble de la gamme des 2N codes d'entrées possibles, comme
par ex., le décodeur BCD-décimal ayant comme entrée un code binaire de 4 bits et dix lignes de sortie.
Fig↓dte illustre un décodeur "3 voies d'entrée/23=8 voies de sortie": décodeur binaire/octal. Ce schéma
utilise des AND où les sorties sont vraies au niveau High. Pour un niveau Low on utilise les NAND.
Il ya un décodeur doté d'une ou plusieurs entrées Validation "Enable Inputs" contrôlant l'opération de
décodage. Si la ligne "Enable" du décodeur 74ALS138 est Low, toutes les sorties sont ainsi, Fig↑gche.
B. Merabet Page 53
Exemple: Fig.ci-dessous montre comment 4 ICs 74ALS138 (nommés Z1 à Z4) et un inverseur peuvent
être arrangés pour fonctionner comme un décodeur 1 parmi 32. Les sorties 8 de chaque IC sont
combinés en 32 sorties, Z1: sorties "Ǭ0 à Ǭ7"; Z2 "Ǭ8 à Ǭ15"; Z3 "Ǭ16 à Ǭ23"; Z2 "Ǭ24 à Ǭ31",
respectivement. Un code d'entrée à 5 bits A4A3A2A1A0 activera une des 32 sorties seulement pour
chacun des 32 codes d'entrée possibles. (a) quelle sortie sera activée pour A4A3A2A1A0 =01101?
(b) quelle gamme de codes d'entrée activera la puce Z4?
(a) Le code à 5 bits a 2 portions distinctes: Les bits A4 et A3 déterminent quelle puce du décodeur Z1 à
Z4 sera validée, alors que A2A1A0 déterminent quelle sortie de la puce validée sera active. avec A4 A3 =
01, seule Z2 a toutes ses sorties validées actives, répond au code A2A1A0 =101 et active sa sortie Ǭ5 qui
sera renommée Ǭ13. Ainsi le code 01101, qui est l'équivalent binaire du décimal 13, causera le passage
de la sortie Ǭ13 à Low, pendant que toutes les autres restent High.
(b) pour valider Z4, A4 et A3 doivent être High et tous les codes d'entrée de la gamme "11000 (2410) à
11111 (3110) activeront Z4. Ceci correspond aux sorties Ǭ24 à Ǭ31.
Décodeurs BCD-Décimal:"7442"
B. Merabet Page 54
Fig.ci-dessus montre le diagramme logique du décodeur BCD-Décimal "7442", disponible aussi en

74LS42 et 74HC42. Chaque sortie sera Low quand son entrée BCD correspondante est appliquée. Par
ex., Ǭ5 et Ǭ8 seront Low seulement quand les entrées DCBA=0101 et 1000, successivement. Pour les
combinaisons d'entrées non infirmes pour BCD, aucune des sorties ne sera active. Ce décodeur n'ayant
pas d'entrée de validation est aussi dit "4 vers 10" ou "1 de 10".
Décodeur/Driver BCD-Décimal: TTL 7445

Le terme driver est ajouté pour décrire que le IC a des sorties "collecteur ouvert" pouvant marcher à
plus haut courant et limites de tension que la sortie TTL normale. Les sorties du 7445 peuvent
absorber à 80 mA dans l'état Low et être arrêtées à 30V dans l'état High. Ceci fait d'eux des circuits
convenables pour piloter directement des charges telles que les LEDs clignotantes ou lampes, relais,
ou moteurs à dc. Le décodeur est utilisé quand une sortie (ou groupe de sorties) s'active seulement à
l'occurrence d'une combinaison spécifique de niveaux d'entrées souvent fournies par les sorties d'un
compteur ou un registre.
Exemple: décrire l'opération du circuit de la fig. suivante, où le 74LS293 est un compteur:
Le compteur est pulsé par un signal 1-pps de sorte qu'il séquencera à travers les nombres binaires au
rythme de 1 nombre/s. Les sorties FF du compteur sont connectées aux entrées du décodeur. Les
sorties"collecteur ouvert" Ǭ3 et Ǭ6 du 7445 commutent les relais K1et K2 On & Off. Par ex., Quand Ǭ3
est en son état inactif High, son transistor de sortie sera non concucteur (Off) de sorte qu'aucun courant
ne peut couler à travers K1 qui se sera desaimenté. Quand Ǭ3 est en son état actif Low, son transistor
de sortie sera conducteur (On) et sert de source de courant qui traverse K1 de sorte que ce dernier
s'aimante. Noter que le relais opere de +24V, et que la présence de diodes en parallele aux bobines des
relais est dans le but de protéger les "sorties-transistor" du décodeur des grandes tensions de "coups
inductifs" qui se produisent quand le courant de bobine est stoppé brusqement.
Les décodeurs sont largement utilisés dans le système de mémoire d'un ordinateur où ils répondent au
code d'adresse généré par le processeur central pour activer un emplacement-mémoire particulier.
Chaque IC mémoire contient plusieurs registres emmagasinant des données binaires. Chaque registre a
besoin d'avoir son propre et unique adresse pour être distingué des autres registres. Un décodeur est
construit à l'intérieur d'une circuiterie de ICs-mémoire et permet à un registre de stockage particulier
d'être activé quand une unique combinaison d'entrées (ie., son adresse) est appliquée. Dans un
système, il ya d'habitude plusieurs ICs-mémoire combinés pour combler l'entière capacité de stockage
Un décodeur est utilisé pour selectionner une puce-mémoire répondant à une gamme d'adresses par un
décodage des bits significatifs de plus fort poids d'une adresse-système et validant (sélectionnant) une
puce particulière.
Décodeurs-drivers BCD/7 segments

Un équipement digital a un moyen d'affichage de l'information en une forme pouvant être facilement
comprise par l'opérateur. Cette information, souvent une donnée numérique, peut être alphanumérique.
B. Merabet Page 55
L'une des plus simples et répandues méthodes pour afficher un nombre est la configuration 7segments.
Un des arrangements répandus utilise les Light-Emitting Diodes pour chaque segment. En controlant
le courant à travers chaque LED, quelques segments seront eclairés, d'autres sombres de sorte que le
motif-caractère desiré sera généré. Un décodeur-driver BCD/7 segments accepte en entrée les 4 bits
BCD et rend actives les sorties qui feront passer le courant à travers les segments appropriés pour
afficher le nombre décimal. La logique de ce décodeur est plus compliquée que celle déjà vue
parceque chaque sortie peut être vraie pour plus d'une combinaison d'entrées. Ex., le segment e doit
être allumé pour tous les nombres 0, 2, 6 et 8, ie., quand l'un des codes 0000, 0010, 0110, ou 1000 se
produit. Fig↓ montre un décodeur-driver BCD/7 segments TTL "7446 ou 7447" utilisé pour piloter une
LED 7 segments.
Chaque segment est constitué d'une ou 2 LEDs dont les anodes sont toutes reunies à VCC (+5V), leurs
cathodes sont connectées au travers des résistances limitatrices de courant aux sorties du décodeur, qui
sont vraies au niveau Low, soit des transistors-driver à collectuer commun pouvant absorber un
courant passablement intense, d'où la nessécité de 10 à 40 mA par segment pour les afficheurs LED,
selon le type et la taille. Pour illustrer le fonctionnement du circuit, soit l'entrée BCD D=0, C=1, B=0,
A=1, correspondant à 510. En réponse, les sorties a, f, g, c et d (toutes complémentées) du décodeur/
driver sont amenées à Low (raccordées à GND), un courant passe à travers les segments respectifs
pour afficher 5. Les sorties ḇ et ē demeurent au niveau High et les segments respectifs restent éteints.
Cet afficheur LED est dit à anode commune car toutes ses anodes sont reliées à VCC. Dans un afficheur
LED à cathode commune, toutes les cathodes des segments sont réunies à GND; il est attaqué par un
décodeur/ driver BCD-7 segments dont toutes les sorties (rendues actives) sont vraies au niveau High.
Les anodes des segments correspondants passent à la tension haute, d'où l'utilisation du décodeur7448.
Puisque chaque segment exige10 à 20 mA pour s'allumer, les dispositifs TTL et CMOS ne peuvent
normalement pas être utilisés pour piloter directement un afficheur à cathode commune. Leurs sorties
ne sont pas capables de s'approvisionner de telles intensités de courant. Un tansistor-interface est
souvent utilisé entre les puces du décodeur et l'afficheur à cathode commune.
B. Merabet Page 56
Si l'afficheur LED génère ou emet de la lumière quand le courant passe à travers les segments indivi-
duels, l'afficheur Liquid-Crystal Display, controlant la réflexion de la lumière disponible qui peut être
simplement ambiante telle que celle du soleil ou d'une lampe de chambre, fonctionne sous une basse
tension (typiquent de 3 à 15V de valeur efficace, à basse fréquence 25 à 60hz) et consomme très peu
de courant. La tension alternative nécessaire pour allumer 1 des 7 segments est appliquée entre ce
dernier et une "plaque arrière" ou backplane, commune à tous les segments. Le segment et la plaque
arrière constituent un condensateur tirant très peu de courant tant que la fréquence reste faible
généralement non < à 25 hz, son quoi les segments peuvent clignoter.
LCD: arrangement de base (gche↑). L'application d'une tension entre la plaque arrière et le segment
met ce dernier On; la tension nulle le met Off (dte↑).
Méthode de pilotage d'un segment LCD (↑) et d'un afficheur 7 segments (↓).
Les codeurs (encoders)

Si le décodage est un processus à partir duquel une représentation de N bits produit un signal High ou
B. Merabet Page 57
Low sur une et seulement une des lignes de sortie d'un décodeur, le processus inverse est le codage
utilisant un circuit logique dit codeur "Encoder". Fig↓dte montre le schéma d'un codeur octal/binaire:
Pour une opération propre, seulement une entrée devrait être active en un seul temps. La construction
de ce circuit est simple parcequ'on n'utilise que 8 des conditions d'entrée parmi 28 conditions possibles.
Si plus d'une entrée (au moins 2) passent au niveau High au même instant, les résultats seront érronés.
Table de vérité du codeur binaire/octal:
Codeurs de priorité
Le codeur de priorité est une version modifiée du codeur simple octal/binaire ci-dessus, incluant une
logique nécessaire pour assurer que quand 2 entrées ou plus sont actives, le code de sortie correspon-
dra à l'entée comptée la plus haute. Il possède les circuits logiques nécessaires pour que le code de
sortie soit choisi; quand les 2 entées Ᾱ5 et Ᾱ3 (par exemple) sont actives au même temps, le code de
sortie sera 101 (5). Similairement, quand Ᾱ6, Ᾱ2, et Ᾱ0 sont toutes Low, le code de sortie est 110(6).
Les ICs 74148, 74LS148, et 74HC148 son tous des codeurs de priorité octal/binaire.
Codeur de priorité décimal/BCD:74147
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Codeur d'interrupteurs décimal-BCD
Circuit pour l'introduction de nombres 3 chiffres placés dans registre mémoire (à partir d'un clavier):
B. Merabet Page 59
MUltipleXeurs (Sélecteurs de données)

Un moderne système stéreo de foyer a un commutateur qui sélectionne la musique à partir de l'une des
4 sources: lecteur-cassette, CD, radio, ou une entrée auxilliaire tel qu'un DVD par ex. Ce commutateur
selectionne et envoie l'un des signaux électroniques à l'amplificateur de puissance et aux haut-parleurs.
C'est le rôle d'un MUX: sélectionne une parmi plusieurs entrées et la fait passer à la sortie.
MUX de base à deux entrées

Fig↑dte montre la circuiterie logique d'un MUX ayant deux entrées de données I0 et I1, et une entrée de
selection S. Le niveau logique appliqué à S détermine quelle porte AND sera validée de sorte que la
donnée passe à travers la porte OR à la sortie Z. L'expression bouléenne de la sortie est Z= I0Ŝ + I1S
MUX à quatre entrées
MUX à 8 entrées: 74 (ALS, HC)151 sorties "normale et complementée", Ē est l'entrée de validation.
B. Merabet Page 60
Exemple: Décrire l'opération que fait le circuit suivant:
Ce circuit possède 16 entrées données au total, 8 appliquées à chaque MUX. Les sorties des 2 MUXs
sont combinées à une porte OR pour produire 1 à la seule sortie X. Le circuit fonctionne comme un
MUX à 16 entrées; les 4 entrées de selection S3S2S1S0 sélecteront une parmi les16 entrées pour passer
à X. L'entrée S2 détermine quel MUX est validé. Quand S3=0, le haut MUX est valivé et les entrées
S2S1S0 sélectent une parmi des entrée-données pour passer à la sortie X.
MUX à Quadruple (2 entrées): 74 (ALS, HC)157
B. Merabet Page 61
Le 74ALS157 est un IC MUX très utilisé. Il contient 4 MUXs à deux-entrées comme celui de la sortie
Z =I0Ŝ + I1S (décrit précédement). Son diagramme logique et sa table de vérité sont illustrés par fig↑.
Parmi les applications du MUX:

Dans les systèmes digitaux, les applications du MUX sont nombreuses et variées incluant les circuits
de: selection de données, aiguillage de données, ordonnancement des opérations, conversion parallèle-
série, génération de formes d'ondes et production de fonctions logiques.
1° Aiguillage de données entre plusieurs sources et 1 seule destination: on utilise le 74157 pour choisir
et afficher le contenu d'1 compteur BCD (formé de 2 étages BCD en cascade et synchronisé par un son
propre signal d'horloge) parmi 2 en utilisant 1 seule unité pilote-décodeur/afficheur LED. Si Sélection
du compteur est High, les sorties du compteur 1 sont autorisées à traverser les MUXs pour atteindre
les pilote-décodeurs et exciter les afficheurs LED. Sinon, celles du compteur 2 traversent les MUXs....
Générer une fonction logique, à partir d'une table de vérité à 3 variables sans passer par la simplifica-
tion, matérialisée par un MUX à 8 entrées. Les entrées de sélection reçoivent les variables logiques et
chaque entrée-donnée est raccordée à 1 ou 0, respectant la table de vérité: quand CBA=000 avec I0 à 0
et CBA=011,100,101,110 avec I3,I4, I5, I6 en permanence à 0: Z=0; l'autre groupe donne Z=1.
B. Merabet Page 62
DEMUltipleXeurs (distributeurs de données)

Un DMX effectue l'opération inverse de celle d'un MUX: c'est un commutateur n'ayant qu'une entrée
qui la dirige vers une parmi plusieurs sorties; L'entrée-donnée est transmise vers 1 sortie seulement par
1 code-entrée de sélection. Ceci détermine à quelle sortie l'entrée-donnée est transmise; DMX reçoit
des données d'une entrée et choisit de les diriger vers une des N voies de sortie possibles.
Fig↑gche: Schéma général d'1 DMX. Fig↑dte: DMX entrée 1 voie/sortie 8 voies, où la ligne d'entrée de
données unique I est connectée à 8 AND, mais 1 seule est validée par les entrées SELECT S2S1S0; Si
par ex, S2S1S0=000, seule AND "0" est validée et I est sur Q0, si S2S1S0=101, AND "5" est validée et I
est sur Q5. 1 DMX très semblable au décodeur de la pg 53. Le fabricant de IC parle de décodeur/DMX.
Fig↓ghe montre 1 décodeur 74ALS138/DMX:l'entrée de validation Ē1 s'utilise comme entrée de don-

nées I; Ē2, E3 gardées en permanence à leur niveau vrai. Si les entrées de selection A2A1A0=000, le
code ouvre seulement Ǭ0 et garde les autres à High, Ǭ0 passe à 0 seulement si Ē1 passe à 0, elle passe à
1 si Ē1 passe à 1: Ǭ0 suit Ē1, donc I. Fig↓dte donne 1 DMX-horloge (Clock): commandé par les lignes
SELECT, ce dispositif (un peu partout appliqué) aiguille le signal Clock vers 1 destination voulue. Si
par ex, S2S1S0 =000, le signal Clock appliqué à I passe à Ǭ0; S2S1S0=101, Clock passe à Ǭ5.
B. Merabet Page 63
Exemple: Examiner fig↓ soigneusement et décrire complètement l'opération.
Les interrupteurs des 8 portes sont des entrée-données pour le MUX; ils produisent High si la porte est
ouverte, Low si elle est fermée. Un compteur MODulo-8 fournit les entrées/selection à MUX et DMX
sur le panneau de contrôle (monitoring panel). Chaque sortie du DMX est connectée à 1 LED qui
s'allume si la sortie est Low; les impulsions d'horloge appliquées au compteur mèneront les sorties de
sélection à séquencer par tous les états possibles 000 à 111. A chaque nombre du compteur, le status
d'interrupteur pour la porte du même nombre s'inversera par le MUX et passera à la sortie Ẕ. D'ici, il
sera transmis à l'entrée du DMX, qui le fait passer à la sortie correspondante au même nombre.
Par ex, disons que le compteur est au chiffre 110 (6); pendant que le compteur est à cet état, disons que
la porte 6 est fermée. Le niveau Low à I6 passera au MUX et s'inversera pour produire un niveau High
en Ẕ, qui sera passé à travers le DMX à la sortie Ǭ6 de sorte que la LED 6 s'etteint, indiquant que la
porte 6 est fermée. Disons maintenant que la porte 6 est ouverte, un niveau Low apparaitra en Ẕ et Ǭ6
de sorte que la LED 6 s'allumera pour signaler que la porte 6 est ouverte. Bien sur, toutes les autres
LEDs seront etteintes durant ce temps puisque Ǭ6 est la seule sortie active.
Comme le compteur est cadencé (clocked) à ses 8 états 000 à 111, les LEDs indiqueront séquentielle-
ment les états des 8 portes. Si celles-ci sont toutes fermées, aucune des LEDs ne s'allumera même
quand la sortie correspondante du DMX est selectionnée. Si une porte est ouverte, sa LED s'allume
seulement durant l'intervalle de temps où le compteur est au chiffre approprié, et s'étteint aux autres
chiffres. Ainsi, la LED clignotera on/off si sa porte s'ouvre. La fréquence de clignotement peut être
ajustée en changeant celle de l'horloge. Notons qu'il ya seulement 4 lignes de signal partant de la
circuiterie du "détecteur-porte" au panneau de contrôle: la sortie Ẕ et les 3 lignes selectionnées. C'est
une économie de 4 lignes comparée à l'alternative d'avoir une ligne par porte. La combinaison
MUX/DMX est utilisée pour transmettre l'état de chaque porte à sa LED une à la fois (en série) au lieu
de toutes à la fois (en parallèle).
B. Merabet Page 64
Système synchrone de transmission de données
B. Merabet Page 65
Le schéma logique de la page précédante est un système qui transmet en série des mots de 4 bits entre
un émetteur et un récépteur à distance. L'émetteur:les mots binaires sont mémorisées dans des registres
A, B, C et D, eux mêmes cablés comme des registres à décalage recirculant, ayant une entrée commune
décalage (Horloge: Clock). Chaque registre décale ses valeurs vers la droite au front montant (↑) des
impulsions-décalage (shift pulses) provenant de la sortie de AND 2 . Le bit de plus faible poids (LSB)
de chaque registre est raccordé à une entrée de données d'un MUX à 4 entrées. Les 2 compteurs MOD 4
commandent la transmission du contenu du registre qui apparaît à la sortie Z du MUX. Le compteur de
mots choisit le registre de données dont les valeurs apparaitront à la sortie Z. Pendant que ce compteur
parcourt les états 00 à 11, les données mémorisées dans chaque registre apparaissent successivement à
la sortie Z. Le compteur de bits "s'assure" que les 4 bits de chaque registre sont transmis à travers
MUX avant que le registre suivant soit appelé.
Le compteur de bits est incrementé à chaque impulsion shift, de sorte qu'après 4 impulsions de ce
genre, il est recyclé à 00. Le front ↓ de Q1 du compteur provoque l'incrémentation du compteur de
mots, ce qui choisit le registre suivant pour la transmission: le contenu de chaque registre de données
est transmis à Z, 1 bit à la fois, commençant par le registre A (pour S0S1=00) et en passant à travers
chaque registre quand le compteur de mots progresse d'un mot tout les 4 impulsions shift. Le signal Z
contiendra 16 bits de données série, 4 bits par registre: ces données sont multiplexées par répartition
dans le temps car les 4 différents ensembles de données apparaissent sur la même ligne de sortie à des
moments différents.
Le récépteur contient un DMX parmi 4 qui reçoit le signal Z envoyé par MUX de l'émmeteur et le
démultiplexe: il sépare les 4 différents ensembles de données et les distribue vers 4 différentes sorties
de sorte que la donnée provenant du registre A apparaitera en série (1 bit après l'autre) sur Q0, celle qui
provient de B sur Q1, etc,.. Le résultat final est prêsque le même que celui ayant chaque registre de
données de l'émetteur connecté à la sortie correspondante du récépteur, excepté que les données sont
envoyées d'un registre à la fois par une voie de transmission de données série. Les compteurs MOD-4
du récépteur ont la même fonction que leurs symetriques dans l'émetteur. Le compteur de mots choisit
quelle sortie DMX reçoit la donnée, et le compteur de bits permet aux 4 bits de données d'atteindre
chaque sortie avant de mettre le compteur de mots à son état suivant.
B. Merabet Page 66
Logique combinatoire et séquentielle cours et applications
Comparateur
Un autre membre utile de la catégorie MSI de ICs est le comparateur de grandeur: c'est un circuit
logique combinatoire qui compare 2 quantités binaires d'entrée et génère des sorties pour indiquer
quelle sortie possède la plus grande grandeur.
Symbole logique ↑ et table de vérité↓ pour un comparateur 74HC85 (7485,74LS85) à 4 bits.
Niveaux de tension haut (High), bas (Low); X: Immatériel (sans importance ou indifférent).
Entrées données
74HC85 compare 2 nombres binaires de 4 bits non signés, A3A2A1A0 et B3B2B1B0, dits mot A et B. Le
terme 'mot' est utilisé dans le monde digital pour désigner un groupe de bits qui représentent un type
un peu spécifique de l'information. A et B représentent quantités numériques.
Sorties
74HC85 possède 3 sorties actives au High: QA>B, QA<B, QA=B qui seront High quand la grandeur du
mot A est "plus grande", "plus petite" que, "égale à" celle du mot B, respectivement.
Entrées en cascade
Elles fournissent un moyen d'élargir l'opération de comparaison à plus que 4 bits, en cascadant 2
comparateurs de 4 bits (ou plus). Quand la comparaison 4 bits est entrain de se faire (Fig↓gche), les
entrées en cascade devraient être connectées (comme montré) en ordre pour que le comparateur puisse
produire les sorties correctes. Quand les 2 comparateurs sont cascadés, les sorties du comparateur
d'ordre inférieur sont connectées à celles d'ordre supérieur (Fig↓ dte), où le comparateur de gauche
compare les 4 bits d'ordre inférieur des 2 mots de 8 bits: A7A6A5A4A3A2A1A0 et B7B6B5B4B3B2B1B0.
Ses sorties sont reliées (alimentées par) aux/les entrées en cascade du comparateur de droite, qui est
entrain de comparer les bits de fort poids. Les sorties du comparateur d'ordre supérieur sont les sorties
finales qui indiquent les résultats de la comparaison de huit bits.
B. Merabet Page 67
Applications
Les comparateurs de grandeur sont aussi utiles dans des applications de contrôle, où un nombre binaire
représentant la grandeur physique commandée (position, vitesse, température,...) est comparé à une
valeur de référence. les sorties du comparateur sont utilisées pour actionner un circuit pour entraîner la
grandeur physique vers la valeur de référence. L'exemple suivant illustrera une des applications.
Exemple
Examinons un thermostat numérique dans lequel la température ambiante mesurée est convertie en une
valeur numérique et appliquée aux entrées A d'un comparateur. La température ambiante désirée,
entrée à partir d'un clavier, est stockée dans un registre qui est connecté aux entrées B. Si A<B, le four
doit être activé pour chauffer la salle. Il devrait continuer à chauffer pendant que A=B et s'éteindra
lorsque A>B. Comme la salle se refroidit, le four doit rester à l'écart pendant que A=B et s'éteindra
quand A<B. Quel circuit digital pourrait être utilisé pour interfacer le comparateur du four afin
d'exécuter l'application de contrôle du thermostat décrit ci-dessus.
Réponse
L'utilisation de la sortie QA<B pour piloter le four directement pourrait l'amener à s'éteindre aussi tôt
que les valeurs deviennent égales. Ceci peut causer un sévère on/off cycling du four quand la
température actuelle est très proche des limites A<B et A=B. En utilisant un circuit de bascule Set-
B. Merabet Page 68
Clear à portes NOR, tel qu'illustre la fig↑, le système fonctionne comme décrit. Noter que QA<B et
QA>B sont connectées respectivement aux entrés Set et Clear de la bascule. Quand la température est
plus haute que celle désirée, on efface la bascule, éteignant le four. Quand la température est plus
basse que celle désirée, on met la bascule à 1 (Set), allumant le four.
Circuits arithmétiques: Ils effectuent des opérations binaires (addition, multiplication, comparaison) ou
combinent les opérateurs de base au sein d’une ALU (Arithmetic logic unit). Beaucoup de ces circuits
sont aujourd’hui obsolètes et ne sont plus commercialisés en tant que composants discrets mais la
fonction existe toujours à l’intérieur des microprocesseurs ou des circuits spécifiques. Prenons
l’exemple d’une simple addition en binaire naturel de 4 bits :
1re colonne: 1 + 1 = 0 avec une retenue (Carry) sortante à 1: 210 =102.

2ie colonne: la retenue rentrante vaut 1: 1 + 0 + 1 = 0 avec une retenue sortante à 1.
3ie colonne: la retenue rentrante vaut 1: 1 + 1 + 0 = 0 avec une retenue sortante à 1.
4ie colonne : la retenue rentrante vaut 1. 1 + 0 + 0=1.
Sur les deux colonnes du milieu, il y a 2 retenues, une entrante et une sortante. On peut donc définir
les entrées-sorties d’un additionneur traitant le nième bit du calcul ainsi:
Ci‒1: la retenue entrante, Ci: la retenue sortante. L’additionneur complet est construit dans fig↑dte.
La table d'addition de 2 nombres à 1 bit (avec Σ et r leurs somme et retenue) est la suivante:
Le résultat de l'opération comporte 2 parties (Σ et r); le circuit qui la réalise est le demi-additionneur
(Half-Adder). La structure de l'additionneur de 2 mots est répétitive (1 cellule élémentaire ou 1/2 Add
pour chaque poids) et est appelée additionneur complet (full adder). L'addition globale est réalisée par
la mise en cascade de 1/2 Adds en sens des retenues. L'additionneur complet est défini par la table de
vérité ↓, où ri et ri+1 sont respectivement les retenues: propagée de l'étage précédant du mot et générée.
B. Merabet Page 69
;
d'où le schéma de réalisation suivant:
L'addition de 2 mots de n bits nécessite n adds complets, la retenue appliquée sur les plus faibles poids
est nulle et chaque retenue calculée est appliquée au chiffre de poids immédiatement supérieur.
Cette solution est intéressante d'un point de vue "matériel" car elle est répétitive. Mais, comme le résu-
ltat d'une addition ne peut être obtenu instantanément, le temps mis pour l'obtenir est proportionnel au
nombre d'adds: après le 1ier temps de calcul, la retenue r1 est appliquée au 2nd add, alors que r2 n'est qu'
après le 2nd temps de calcul, etc.., d'où l'add dit "à propagation de la retenue ou à retenue série". Pour
éliminer cet inconvénient, on fait appel à une 2nde technique qui consiste à calculer toutes les retenues
en parallèle, directement à partir des données sans calculer les sommes partielles, d'où l'add "à retenue
anticipée". Reprenons le tableau de Karnaugh relatif au calcul de la retenue:
ri+1 = aibi + ri (ai + bi)
Evitons les temps de calcul cumulatifs: il ne pas faut utiliser une relation de récurrence, i.e., il ne faut
pas utiliser un résultat de calcul pour un autre suivant. Posons Si=ai+bi, Pi=ai.bi, et calculons chaque
terme: r1 = p0 + r0S0 et de même r2 = p1 + r1S1 = p1 + (p0 + r0S0)S1=p1 + p0S1 + r0S0S1
B. Merabet Page 70
Et ainsi de suite:
r3 = p2 + r2S2 = p2 + (p1 + p0S1 + r0S0S1)S2 = p2 + p1S2 + r0S0S1S2 et
r4 = p3 + r3S3 = p3 + p2S3 + p1S2S3 + p0 S1S2S3 + r0S0S1S2S3
Les temps de calculs des retenues égaux, correspondent au temps de transit de l'information dans AND
(τ1) et OR (τ2) en cascade. La structure d'un add utilisant la technique de retenue anticipée est donc:
Voici une comparaison entre les 2 techniques de calcul "propagation de retenue" et "retenue anticipée"
Soustraction
Quant à celle-ci, on se ramène à une addition où le nombre négatif est codé en complément à 2:
B→ Ḇ + 1, Ex : 1001 → 0110 + 1 = 0111 (c'est une addition arithmétique et non logique)
A ‒ B = A + (‒ B) = A + C2(B) = A + (Ḇ + 1)
B. Merabet Page 71

Ex.1
Referez-vous à la fig↓. Déterminer les niveaux logiques à chaque sortie de ce décodeur pour les séries
de conditions d'entrée suivantes. a) Toutes les entrées à Low b) Toutes les entrées à Low exceptée E3 à
High c) Toutes les entrées à High exceptée Ē1= Ē2 = Low d) Toutes les entrées à High.
Ex. 2
Quel est le nombre d'entrées/sorties d'un décodeur qui accepte 64 combinaisons d'entrées différentes?
Ex. 3
Pour un 74ALS138, quelles conditions d'entrées produisent les sorties suivantes: a) Ǭ6 à Low b) Ǭ5 à
Low c) Ǭ3 à Low d) Ǭ0 et Ǭ7 à Low. Comment utiliser 74ALS138 pour former 1 décodeur 1 parmi 16.
Appliquer ces formes d'onde au 74ALS138 telles que: A→A0, B→A1, C→A2, D→E3. Suppose que Ē1
et Ē2 sont à Low, donner les formes d'onde pour les sorties Ǭ0, Ǭ3, Ǭ6 et Ǭ7 .
Ex. 4
Fig↓Montre comment un décodeur peut être utilisé dans la génération de signaux de contrôle. suppose
qu'1 impulsion Reset s'est arrivée à t0, donne le signal "Control" pour 32 impulsions d'horloge (Clock).
Modifier le circuit précédent pour générer une forme d'onde "Control" qui devient Low de t20 à t24.
B. Merabet Page 72
NB → La modification n'exige pas une logique additionnelle.

Ex. 5
La fig↓ illustre le schéma bloc d'une montre digitale. Montrer comment doit on connecter les
décodeurs/drivers BCD-7 segments et les afficheurs LED-7 segments du circuit de la montre pour
afficher heures et minutes. Supposer que chaque segment émet de la lumière à approximativement 10
mA sous 2.5V.
Ces décodeurs BCD/7segments contiennent une logique pour activer chaque segment correspondant
aux entrées BCD appropriées. Concevez la logique qui permet d'activer le segment g.
Ex. 6
Le circuit de la fig (↓) montre comment un MUX 8 entrées peut être utilisé pour générer une fonction
logique à 4 variables quoique le MUX a seulement 3 entrées de sélection, auxquelles sont connectées 3
variables logiques A, B, C. La 4ie D et son inverse Ḏ sont reliées aux entrées/données du MUX tel
qu'exigé par la fonction logique désirée. Les autres entrées/données sont liées à Low ou High telles
qu'exigé par la fonction. Etablir une table de vérité montrant la sortie Z pour les 16 combinaisons pos-
sibles des variables d'entrée.
Ecrire l'expression (en) somme de produits pour Z et simplifier-la pour vérifier que:
L'opération illustrée par fig↑ est utilisée pour générer n'importe quelle fonction logique à 4 variables
en suivant ces étapes: 1. Etablir la table de vérité pour la fonction désirée avec Z comme sortie.
2. Ecrire l'expression de Z en somme de produits. Ne pas la simplifier, par ex:
3. Constater les termes qui ont la même combinaison de C, B, et, A et factoriser.
B. Merabet Page 73
4. Considérer les termes contenant seulement C, B, et, A en formes "normale ou complémentée", pour
chacun d'eux connecter les entrées/données du MUX correspondantes à High:
→connecter l'entrée I6 à High, →connecter l'entrée I3 à High.
5. Considérer les termes contenant D, connecter la variable D ou Ḏ à l'entrée du MUX qui correspond
aux variables CBA: →connecter D à l'entrée I5, →connecter D à l'entrée I1.
6. Connecter les entrées restantes du MUX à Low.
a) vérifier la conception de la fig↑ en utilisant cette méthode.
b) utiliser cette méthode pour implémenter une fonction qui produira High seulement quand les 4
variables d'entrée sont au même niveau ou quand les variables B, C sont à des niveaux différents.
Ex. 7
La fig ↓ montre un MUX 8 utilisé pour générer des formes d'onde logiques avec n'importe quel modèle
désiré. Le modèle est programmé en utilisant 8 interrupteurs et la forme d'onde est produite répétitive-
ment en excitant le compteur MOD-8 par des impulsions. Dessiner la forme d'onde en Z pour les
positions données des interrupteurs.
Changer le compteur MOD-8 par 1 autre MOD-16, connecter MSB à l'entrée Ē du MUX. signal Z?
Ex. 8
Le circuit de la fig (↓gche) utilise 3 MUXs (↓dte). Déterminer la fonction accomplie par ce circuit.
Utiliser cette idée pour arranger plusieurs MUXs 1 parmi 8 (74151) pour former un MUX 1 parmi 64.
Ex. 9 Appliquer les signaux de l'ex 3 aux entrées du DMX↓ pour donner les formes d'onde aux sorties.
B. Merabet Page 74
Corrigé de la Série TD 3
Ex. 1
Ex. 2
6 entrées et 64 sorties.
Ex. 3
conditions.
Ex. 4
Connecter Ḗ2 à GND et prendre la sortie de Ǭ2.
Ex. 5
Les résistances sont de 250Ω.
Ex. 6
Ex. 7
Ex. 8
Un MUX 4-vers-1 Utiliser neuf 74151s.
Ex. 9
Chaque sortie DEMUX ira LOW, une à la fois en séquence.
B. Merabet Page 75
Chapitre 5 : Les bascules

Introduction
A un instant donné, la sortie d'un circuit combinatoire (n'ayant pas de mémoire) ne dépend que de son
entrée. Mais, dans la majorité des circuits numériques, on retrouve ajoutés à ces circuits des dispositifs
à mémoire. Fig↓ montre 1 schéma fonctionnel d'un système numérique, combinant des portes logiques
combinatoires et les éléments de mémoire pouvant stocker des valeurs binaires. Les sorties d'un tel
système sont conditionnées par ses entrées externes et l'information contenue dans la mémoire. Le
plus répandu circuit de mémorisation est la bascule (flipflop=latch): un circuit logique à 2 sorties, l'une
l'inverse de l'autre, Q et Ǭ. La bascule est à High ou Low (1 ou 0): un niveau de sortie qu'on identifie.
Bascule RS en NAND: réalisée en rétrocouplant les entrées et les sorties des 2 NAND, ayant 2 entrées
Set (met Q à l'état 1) et Clear ou Reset (met Q à l'état 0) et possède 2 états stables quand S = R = 1.
Cette condition correspond à l'état normal de repos et n'affecte pas l'état de sortie de la bascule: Q et Ǭ
demeurent dans l'état quelles occupaient à l'application de cette condition. Voyons le fonctionnement:
*Set pulsée Low, Clear gardée à High: fig↓gche montre ce qui se produit quand Q=0 avant l'arrivée de
l'impulsion. Au moment où S est amenée à Low,à t0: Q→1, Ǭ forcé à 0, NAND1 a deux 0 à ses entrées;
à t1: S revient à High, la sortie de NAND1 reste à High, d'où NAND2 gardée à Low. Fig↓dte: quand Q=1
et Ǭ=0 avant l'application de l'impulsion à S, Ǭ=0 garde la sortie de NAND1 à High, l'application de
l'impulsion Low sur S ne change rien; quand S revient à1, la bascule se trouve dans l'état Q=1 et Ǭ=0.
L'application de l'impulsion Low sur S place la bascule dans l'état Q=1: l'opération met la bascule à 1.
Quand R est modifiée par une impulsion Low et S reste à High: fig↓gche Q=0 et Ǭ=1avant l'apparition
B. Merabet Page 76
de l'impulsion: Q=0, la sortie de NAND2 se trouve déjà à High, l'impulsion sur R n'a pas d'effet, quand
R revient à High, la bascule est encore dans l'état Q=0 et Ǭ=1. Fig↑dte: Q=1 à l'arrivée de l'impulsion
sur R. Au moment où R reçoit une impulsion Low, à t0: Ǭ→ à High, Q forcé à 0, NAND2 a un 0
appliqué sur ses 2 entrées. Quand R revient à 1 après l'impulsion, à t1, la sortie de NAND2 reste à 1,
valeur qui, en retour, maintient NAND1 à Low.
L'application de Low à R met toujours la bascule en état Q=0; l'opération met la bascule à 0.
Représentations synonymes: bascule en NAND, S et R sont vraies à Low, d'où la synonyme de NAND.
Exemple: Aux entrées de la bascule fig↑gche sont appliquées les formes d'onde Fig↑dte. Supposer que
initialement Q=0. Déterminer la forme d'onde de Q.
* Au départ, S=R=1→Q demeure à 0.
Exemple:
Dans un interrupteur mécanique S il ya toujours des rebondissements de contacts. Quand S est fermé il
se produit une suite de transitions entre 0V et 5V par suite des contacts qui s'ouvrent et se ferment alte-
rnativement avant de se fermer définitivement. Le rebondissement dure quelques ms suivant le type de
S. Une telle suite de transitions est inacceptable dans beaucoup d'applications; une bascule en NAND
peut convenir pour freiner ces rebonds. Elle agit comme un circuit anti-rebonds: supposons que S est
initialement en position 1, R est à 0 et Q=0. Quand il est amené en position 2, un niveau Low est
appliqué sur S au moment où les contacts se touchent pour la première fois, ce qui met la bascule dans
l'état Q=1 en quelques ns; elle demeure dans cet état même si les contacts rebondissent par la suite. De
même quand S est ramené à la position 1, une tension basse apparait sur R au tout premier frôlement
des contacts, ce qui met Q à 0. La bascule reste dans cet état même si les contacts rebondissent. Ainsi
Q effectue une seule transition entre 0V et 5V quand S passe d'une position à une autre.
Bascule RS en NOR: 2 NORs retrocouplées constituent une bascule RS analogue à celle réalisée en
NAND; voir table de vérité ci-dessous.
B. Merabet Page 77
Exemple: Supposer au début que Q=0,Vérifier les chronogrammes ci-dessus pour une bascule en NOR.
Autre exemple: La fig↓ gche montre un circuit servant à détecter l'interruption d'un faisceau lumineux
dirigé sur un phototransistor monté en émetteur commun agissant comme un interrupteur électronique.
Si l'on suppose que la bascule a été initialement mise à 0 (Clear ou Reset =1) par Sw1 qu'on a ouvert
momentanément, que ce passe t'il quand le faisceau est coupé?
Quand le transistor est illuminé par le faisceau, on suppose qu'il est saturé, tel que la résistance entre
émetteur et collecteur est très petite; v0 ≈ 0V → un état Low sur les bornes R et S de la bascule. Quand
le faisceau est interrompu, le phototransistor ne conduit pas et la résistance émetteur-collecteur devient
très élevée →un circuit ouvert, v0 ≈ 5V →S=1, ce qui met la bascule à 1, qui reste à cet état même
après l'interruption du faisceau et le retour de v0 à 0V. L'alarme peut être arrêtée en plaçant un court-
circuit, i.e., un niveau High sur R. Cet exemple montre la faculté de mémorisation de la bascule qui est
exploitée pour transformer un événement se produisant durant un court-instant en une condition
constante.
Analyser et décrire l'opération de la fig↑dte.

L'interrupteur est utilisé pour mettre en mémoire (Set) ou effacer de la mémoire (Clear ou Reset) de la
bascule, pour éliminer les signaux antirebonds aux sorties Q et Ǭ qui contrôlent le passage d'une
impulsion de 1kHz aux sorties XA et XB des ANDs. Quand l'interrupteur est amené à la position A, la
bascule est à Set ou Q=1. Ceci permet aux impulsions 1kHz à passer à XA, tandis que Low à Ǭ garde
XB à 0. Quand interrupteur passe à la position B, la bascule est à Reset (Clear) ou Q=0, ce qui garde
XA à 0, tandis que le niveau High sur Ǭ permet aux impulsions 1kHz de passer à XB.
Bascule synchrone RS:
Une bascule synchrone possède une entrée Horloge (CLK) et ne réagit qu'au passage d'un de ses fronts
B. Merabet Page 78
↑(montant) ou↓(descendant). La bascule possède au moins une (1) entrée de commande synchronisée.
Bascule RS déclenchée par CLK au moyen de NANDs: Dans un tel circuit, on trouve 3 sections:
* Une bascule en NANDs (3,4), *Un circuit d'aiguillage de l'impulsion (1,2) et * Un détecteur de front.
Ce dernier génère une impulsion étroite CLK* (2 à 3ns) qui se produit en coïncidence avec la bonne
transition de l'impulsion d'horloge CLK. Il peut être réalisé en utilisant les bascules déclenchées par les
fronts "Edge-triggered". Le détecteur est prévu pour fournir CLK* quand survient le front montant ou
descendant. Le circuit d'aiguillage de l'impulsion autorise CLK* à passer à travers NAND1 ou NAND2,
selon les valeurs de R et S: Quand S=1 et R=0, NAND1 laisse passer CLK* (inversée) or que NAND2
bloque cette impulsion. Il apparait dans ces conditions un niveau Low à de la bascule ce qui met
Q à1. Quand S=0 et R=1, NAND2 dirige CLK* (inversée) sur l'entrée , ce qui met la sortie à 0.
Bascule synchrone JK:

La bascule JK ci-dessous est déclenchée par le front montant, les entrées J et K commandent l'état de
la bascule comme le faisaient R et S, à l'exception de l'importante différence que voici: la condition
J=K=1 ne donne pas lieu à une ambigüité. Quand survient cette condition, la bascule passe toujours à
l'état opposé à l'arrivée du front montant de CLK: c'est le mode de basculement, dans lequel si on laisse
J,K à High, la bascule passe à l'état opposé au signal CLK (table vérité ≡ celle de RS sauf pour JK=11).
B. Merabet Page 79
1°au départ J=K=0, par hypothèse, Q à 1. 2°Quand un front montant arrive (point a) J=K=0: la bascule
est mise à 0. 3°Quand la 2nd impulsion arrive J=K=1 (point c), de sorte qu'au moment de la transition
montante, la bascule passe à l'état opposé: Q=1. 4°Au point e, J et K à 0, la bascule reste dans le même
état pendant cette transition. 5°Au point g, J=1 et K=0, d'où la condition mettant à 1 la bascule, comme
elle est déjà à 1, son état demeure inchangée. 6°Au point i, J=K=1: la bascule passe à l'état opposé, et
la même chose se produit au point k.
Remarque: Cette bascule ne réagit guerre aux fronts descendants de CLK; les entrées J, K ne l'affectent
qu'au moment du front montant. Seules utilisées, J et K ne peuvent pas modifier l'état de la bascule. La
fig↓ illustre une bascule JK synchrone déclenchée par le front descendant, menue de sa table de vérité:
toggoles: elle bascule.
Réalisation d'une bascule JK en NANDs déclenchée par un signal CLK: les mêmes 3 sections que RS.
Mode de basculement: supposons qu'à l'arrivée de l'impulsion CLK, JK=11 et Q=0 donc Ǭ=1, NAND1
dirige CLK* (inversée) sur S de la bascule en NANDs pour donner Q=1. Si Q est à High quand arrive
l'impulsion CLK, NAND2 dirige CLK* (inversée) sur R de la bascule pour donner Q=0: Q se retrouve
toujours dans l'état opposé à l'état précédent. Pour que le basculement se produise, il faut que CLK*
soit étroite; elle doit retourner à 0 avant que Q et Ǭ basculent.
Bascule synchrone D:
La fig↓montre le symbole logique d'une bascule synchrone D déclenchée par 1 front montant de CLK,
sa table de vérité, et les chronogrammes exemplaires décrivant son fonctionnement; l'entrée synchrone
B. Merabet Page 80
D commande l'état de la bascule conformément à la table de vérité: Q prend la même valeur que celle
présente sur D quand CLK effectue une transition de 0 à 1, i.e. le front descendant de CLK n'a pas
d'effet. Pour réaliser de telle bascule, il suffit d'ajouter 1 inverseur à RS déclenchée par un signal CLK.
Si on teste les 2 états de D, on voit Q prendre le niveau présent sur D à l'arrivée d'1 transition positive.
Puisque D n'est égal à Q qu'à certaines occasions (à des moments précis), ces bascules peuvent être
utilisées pour transférer des données binaires en parallèle, comme montre la fig↓où les sorties logiques
X, Y et Z doivent être passées respectivement aux bornes Q1,Q2 et Q3, i.e., les niveaux appliqués à X,
Y et Z sont reportées sur Q1,Q2 et Q3 quand une impulsion de transfert est appliquée aux entrées CLK.
Bascule D à verrouillage (bascule transparente):

La bascule D déclenchée par le front utilise un circuit détecteur de front qui garantit que Q prend la
valeur de D seulement quand la transition de déclenchement de CLK arrive. Si ce détecteur est enlevé,
un circuit fonctionnant assez différemment dit bascule D à verrouillage illustrée par la fig↓, est obtenu.
B. Merabet Page 81
Ce circuit comprend 1 bascule à NANDs et 2 portes de direction NAND1 et NAND2 pour l'aiguillage de
l'impulsion sans détecteur de front; l'entrée commune aux 2 portes est dite de validation "enable input"
plutot qu'une entrée CLK parceque son effet sur Q et Ǭ n'est pas restreint de se produire seulement à
ses transitions. L'opération de la bascule D est décrite comme suit:
Quand En est High, D provoque un niveau Low à l'une ou l'autre des entrées et de la bascule
à NANDs et donc amène Q pour être au même niveau que D, Si D change pendant que En est High, Q
suivra les changements avec exactitude, ie, pendant que En=1, la sortie Q apparait exactement comme
D, dans ce mode la bascule est transparente.
Quand En est Low, D est inhibé (handicapé) d'affecter la bascule à NANDs parceque les sorties des 2
portes de direction seront maintenues à High. Ainsi Q et Ǭ restent à n'importe quel niveau qu'avaient
avant que En soit Low, i.e., les sorties sont verrouillées à leur niveau courant et ne peuvent pas
changer pendant que En est Low même si D change. D à verrouillage n'est pas déclenchée par le front.
Exemple: Déterminer la forme d'onde de Q d'une bascule D à verrouillage suivante, au départ Q=0.
Entrées asynchrones:
Les entrées des bascules synchrones précédantes, R, S, J, K et D sont dites de commande "synchrones"
puisque la sortie de la bascule est synchronisée par le signal d'horloge CLK.
: RAU, : RAZ
B. Merabet Page 82
La majorité des bascules synchrones possèdent en plus des entrées asynchrones agissant indépendam-
ment des entrées synchrones et du signal d'horloge. On a recours à de telles entrées pour forcer en tout
temps la remise à 1 ou à 0 de la bascule, quelles que soient les conditions d'entrée. Ce sont des entrées
prioritaires, imposant un état à la bascule malgré les commandes lancées par les autres entrées.
Fig↑illustre 1 JK munie de 2 entrées asynchrones et vraies à Low, voir la table de vérité:
* →les 2 entrées asynchrones sont inactives et la bascule est libre de repondre
aux commandes des entrées J, K et CLK, ie, même réponse que celle d'une bascule synchrone.
* → est vraie et Q est immédiatement mis à 1 quelles que soient J, K et
CLK, qui ne peut affecter la bascule quand =0.
* → est vraie et Q est immédiatement mis à 0 indépendemment de J, K
et CLK, qui ne peut affecter la bascule quand =0.
* → condition (indésirable) donnant lieu à 1 ambiguité ne devrait pas être utilisée.
→Il importe de se rendre compte que ces entrées asynchrones répondent aux niveaux de tension dc, ie,
si un 0 est maintenu sur , la bascule restera dans Q=1 quoiqu'il arrive aux autres entrées.
Similairement, 1 Low constant sur maintient la bascule dans l'état Q=0: les entrées asynchrones
peuvent servir à maintenir la bascule dans un certain état pendant un intervalle précis. Le plus souvent,
toutefois, elles sont utilisées pour mettre la bascule dans Set (1) ou Clear (0) dans l'état désiré en y
appliquant une impulsion momentanée. Beaucoup de bascules disponibles en ICs possèdent les 2
entrées asynchrones; d'autres n'ont que . Certaines d'entre elles ont des entrées asynchrones qui
sont vraies à High plutôt qu'à Low. Le symbole de ces dernières ne devrait pas avoir un petit rond sur
les entrées asynchrones. Certains fabriquants utilisent PREset, CLeaR et SD, RD pour Set, Reset directs.
Exemple:
Fig↓ montre une bascule JK répondant au front descendant de son entrée CLK et ayant des entrées
asynchrones vraies à Low. Remarquer la façon dont sont marquées les entrées: noter que le signal CLK
est marqué (actif sur le front descendant) alors que sur l'autre coté du petit rond à l'intérieur du
carré, il est marqué CLK. De même, les entrées asynchrones externes vraies à Low sont marquées
et , alors qu'à l'intérieur du carré, de l'autre coté du petit rond, elles sont marquées PRE et CLR: la
présence du petit rond sur une entrée veut dire qu'elle répond au signal logique Low. J et K sont
montrées liées à High pour cet exemple. Déterminer la sortie Q répondant aux entrées suivantes en
supposant qu'initialement Q est à High. Au départ, et sont à l'état inactif High, telles qu'elles
n'ont aucun effet sur Q. Ainsi, quand le 1ier front déscendant du signal de arrive au point a, Q
bascule à son état opposé (On se souvient que JK=11 produit l'opération de basculement).
B. Merabet Page 83
*Au point b, l'entrée PRE est pulsée à son état actif Low, ce qui met immédiatement Q à 1. Notons que
produit Q=1 sans attendre le front descendant à .
*Au point c, le front déscendant de causera encore Q à basculer à son état opposé. notons que
a retourné à son état actif préalable du point c. De même, le front déscendant de au point d
retounera Q à basculer à High.
*Au point e, l'entrée CLR est pulsée à son état actif Low et met immédiatement Q à 0. Encore, le fait
indépendemment de .
* Le front déscendant au point f ne fera pas basculer Q, parceque l'entrée est à l'état bas.
* Quand le front déscendant au point g arrive, il basculera Q à l'état High puisqu'aucune entrée asyn-
chrone n'est active en ce point.
Symboles IEEE/ANSI:Fig↓montre 1 bascule JK déclenchée par 1 front descendant sans entrées asynch-
rones; le triangle à droite (≡petit rond) sur l'entrée CLK indique qu'elle est active par front déscendant.
Fig↓montre 1 bascule D déclenchée par 1 front montant avec entrées asynchrones; pas de triangle à
droite sur l'entrée CLK puisque la bascule est synchronisée par un front montant.
→ ICs usuels: 7474 (standard TTL), 74C74 (metal gate CMOS): 2 bascules D déclenchées par le front.
74LS112(low power schottky TTL),74HC112(High speed CMOS):2 bascules JK déclenchées par 1 front.
B. Merabet Page 84
Quelques valeurs de temps(en nanosecondes)
Bascules Maitre/Esclave "Master/Slave":

Avant le développement de bascules déclenchées par le front avec des éxigences de temps de maintien
(Hold time) limités ou nuls, les problèmes de temps tels que montre fig↓, étaient souvent manipulés en
utilisant une classe de bascules dite "Maitre/Esclave", contenant 2 bascules: un maître et un esclave.
Lors du front montant du signal CLK, les niveaux sur les entrées de contrôle (D, J, K) sont utilisées
pour déterminer l'entrée du maître. Quand le signal CLK passe à Low, l'état de maître est transféré à
esclave de sorties Q et Ǭ. Celles-ci changent d'état juste après le front descendant de l'horloge. Ces
bascules fonctionnent beaucoup comme celles déclenchées par le front descendant excepté un seul
inconvénient qui est: "les entrées de contrôle doivent être maintenues stables pendant que CLK est à
High, ou une opération imprévisible peut arriver". Ce problème a été surmonté avec les bascules
maître/esclave avec une version maître/esclave améliorée dite "maître/esclave avec data lockout".
La bascule maître/esclave est devenue dépassée, quoiqu'on peut la rencontrer dans les anciens équipe-
ments, exs de ceux-ci: 7473, 7476 et74107 standard TTL et les versions data lockout 74110 et 74111.
Les nouvelles technologies de ICs 74LS, 74AS, 74ALS, 74HC et 74HCT n'incluent aucune bascule
maître/esclave dans leurs séries. En fait 74LS76, 74LS107 ont été fabriqués comme bascules
déclenchées par le front bien que leurs homologues en séries 74 standard sont du type maître/esclave.
B. Merabet Page 85
Applications des bascules:

Les bascules déclenchées par le front (synchronisées) sont des dispositifs polyvalents pouvant être
utilisés dans une large variété d'applications incluant: compteurs, stockage de l'information binaire, et
transfert de celle-ci d'un endroit à un autre, et beaucoup plus. Presque toutes ces applications utilisent
l'opération de synchronisation des bascules; parmi elles on trouve la catégorie des circuits séquentiels
dont les entrées suivent 1 séquence prédéterminée d'états, avec un nouveau état se produisant chaque
fois qu'une impulsion d'horloge arrive.
Synchronisation des bascules:

La plupart des systèmes numériques sont principalement synchrones dans leur opération dans laquelle
la majorité des signaux changera d'états en synchronisme avec les transitions de l'horloge. Cependant,
dans beaucoup de cas, il y aura un signal externe non synchronisé-+-+ avec l'horloge; en d'autres
termes, il est asynchrone. Les signaux asynchrones sont souvent lancés quand un opérateur ouvre ou
ferme un interrupteur à un moment quelconque par rapport au signal d'horloge. le manque de
synchronisme peut parfois produire des résultats imprévisibles et indésirables.
Stockage et transfert de données:
Les bascules s'utilisent surtout pour mémoriser l'information pouvant être des valeurs chiffrées comme
des nombres binaires ou des caractères codés BCD. Le stockage de données a lieu dans des groupes de
bascules ou registres. La plus fréquente manipulation qu'on fait subir aux données conservées dans les
registres est le transfert (échange de données entre registres). Ex: transfert entre bascules synchrones.
La valeur logique mémorisée est transférée d'une bascule A à 1 autre B à l'arrivée du front descendant
de l'impulsion Transfert; après celle-ci, on retrouve la même sortie en B qu'en A.
Transfert série de données "Registres à décalage":
Un registre à décalage est un groupe de bascules arrangées telles que les nombres binaires stockés
dans les bascules se décalent d'une bascule à la suivante pour chaque impulsion CLK. Sans doute, on
remarque les registres à décalage en action dans les dispositifs tels qu'une calculatrice, où les digits
montrés lors du décalage s'affichent à chaque fois qu'on fait entrer un nouveau digit par le clavier. Fig↓
montre une façon d'arranger les bascules JK pour fonctionner comme un registre à décalage 4 bits:
B. Merabet Page 86
Les bascules X sont connectées telles que la sortie de X3 se transfère en X2, X2 en X1, X1 en X0, quand
le front descendant de l'impulsion Shift arrive, chaque bascule prend la valeur stockée auparavant dans
la bascule à sa gauche. X3 prend la valeur déterminée par les conditions présentes à ses entrées J et K
à l'arrivée du front descendant; maintenant on suppose que J et K sont alimentées par la forme d'onde
DATA IN (montrée dans la fig↑)que toutes les bascules sont à l'état 0 avant l'application des impulsions
Shift. Les données en entrée sont décalées de la gauche vers la droite de la bascule; quand le 1ie front
descendant arrive en T1, X2, X1 et X0 prennent la condition présente "J=0, K=1" à leurs entrées à cause
de l'état de la bascule à sa gauche. X3 aura "J=1, K=0" à cause de DATA IN. Ainsi, en T1, seule X3 sera
High, tandis que les autres bascules restent à Low. Quand le 2nd front descendant arrive en T2, X3 aura
"J=0, K=1" à cause de DATA IN, X2 aura "J=1,K=0" à cause du courant High à X3. Les bascules X1 et
X0 ont encore "J=0, K=1". Ainsi, en T2 seulement X2 va à High, X3 va à Low, X1 et X0 y resteront.
Ex↓: 2 registres à décalage/3 bits X,Y connectés tels que le contenu de X se transférera (se décalera) en
série dans Y. On a utilisé les bascules D pour chaque registre exigeant peu de connections que pour JK.
Comptage et division de fréquence:

Fig↓:Chaque bascule a ses entrées J,K au niveau 1, telle qu'elle basculera quand le signal en son entrée
CLK va de High à Low. Les impulsions d'horloge sont appliquées seulement au CLK de la bascule Q0;
la sortie Q0 est connectée à l'entrée CLK de la bascule Q1. Les chronogrammes montrent le changement
d'états des bascules lors de l'application des impulsions d'horloge CLK.
La bascule Q0 bascule au front descendant de chaque impulsion d'horloge entrante, la fréquence de la

forme d'onde de la sortie Q0 est la moitié de celle de CLK→divisée par 2; Q1 bascule chaque fois que la
sortie Q0 va de High à Low; la forme d'onde Q1 a une fréquence exactement égale à la moitié de la
sortie Q0 donc au quart de CLK. Q2 bascule chaque fois que la sortie Q1 va de High à Low; Q2 a une
B. Merabet Page 87
fréquence égale à la moitié de celle de la sortie Q1 donc au un-huitième de celle de l'horloge CLK.
Chaque sortie de bascule est un carré d'onde de rapport cyclique (duty cycle) de 50%.
Génération d’impulsions:
Les bascules ont 2 états stables; ce sont des multivibrateurs bistables. On peut trouver des multivibra-
teurs n'ayant plus d'état stable "les astables". Ce type de circuits logiques oscille entre 2 états de sortie
instables, qu'on utilise dans la génération de signaux d'horloge pour les circuits digitaux synchronisés.
Plusieurs types de multivibrateurs astables sont en usage commun. On présente trois d'entre eux sans
aucune intention de comparer les fonctionnements, mais dans le but de construire un circuit générateur
d'horloge CLK si nécessaire pour un projet ou pour tester des circuits digitaux dans le laboratoire.
*Oscillateur Trigger de Schmitt:

Un circuit trigger de Schmitt n'est pas une bascule, mais il a 1 caractéristique-mémoire lui faisant utile
dans certaines situations spéciales, telles qu'illustre la fig↓:
(a) (b)
(a)Oscillations pouvant se produire à la sortie si les temps de transition d'entrée sont trop lents.
(b)Sortie ayant des transitions nettes, rapides et indépendantes des temps de transition d'entrée.
La fig↓montre comment un inverseur trigger de Schmitt peut être utilisé comme un oscillateur,
B. Merabet Page 88
Le signal à VOUT est une onde carrée approximative de fréquence dépendant des valeurs de R et C.
L'oscillation du circuit connait son échec si R est gardée au dessous de ces limites.
*Muniterie 555:
Le IC/muniterie 555 est un dispositif TTL-compatible marchant en beaucoup de modes différents.
Fig↑montre la connexion du 555 aux composants externes, fonctionnant comme un oscillateur free
running. Sa sortie est une forme d'onde rectangulaire repetetive qui commute entre 2 niveaux logiques
avec des intervalles de temps (t1 et t2 à chaque niveau logique) déterminés par les valeurs de R et C; t1
et t2 ne peuvent être égaux à moins que RA est à 0. Ceci veut dire qu'il est impossible de produire à la
sortie une onde carrée parfaite de rapport cyclique 50%. Il est possible d'y être très proche en posant
RB >> RA. en gardant RA plus grande que 1kΩ, de sorte que t1 ≈ t2.
Exemple:
Calculer la fréquence et le rapport cyclique de la sortie du multivibrateur astable 555 pour C=0.001μF,
RA=2.2 kΩ, et RB=100 kΩ.
On note que le rapport cyclique est proche de 50% (onde carrée) parceque RB >> RA. Il peut être
même plus proche de 50% en prenant RB plus grande comparée à RA; pour f=7.18 kHz, on a 50.3%.
* Générateur d'horloge à crystal contrôlé:

La fréquence de sortie des signaux découlant des circuits générateurs d'horloge décrits ci-haut dépend
des valeurs de résistances et de capacités, et donc ne sont pas précis et stables. Même si des résistances
variables sont utilisées afin que la fréquence désirée soit ajustée par torsion des valeurs de résistances,
des changements de valeurs de R et C se produisent avec les changements de température et vieillisse-
ment, causant ainsi le décalage de la fréquence ajustée.
Puisque la stabilité et l'exactitude de la fréquence sont critiques, une autre méthode de génération des
signaux d'horloge peut être utilisée, soit le générateur d'horloge à crystal contrôlé, qui employe un
composant hautement stable et précis dit cystal de quartz: une pièce de quartz coupée en taille et forme
spécifiques pour osciller à une fréquence précise très stable avec la température et le vieillissement,
d'où des fréquences de 10 kHz à 80 MHz facilement atteintes. Quand le crystal est placé dans certaines
configurations de système, il peut produire des oscillations à une fréquence précise et stable égale à la
fréquence de résonance du crystal. Les oscillateurs à crystal sont disponibles dans des ICs et sont
utilisés dans les systèmes à base de microprocesseurs et microordinateurs et dans n'importe quelle
application dans laquelle un signal d'horloge est utilisé pour générer des intervalles de temps précis.
B. Merabet Page 89
Ex.1
Supposer qu'initialement Q=0, appliquer les formes d'onde x et y de la fig↓gche aux entrées Set et
Reset (Clear) de la bascule à NANDs, et déterminer les formes d'onde de Q et Ǭ.
Ex.2
Les formes d'onde de la fig↑gche aux entrées du circuit de la fig↑dte. Supposer qu'initialement Q=0, et
déterminer la forme d'onde de Q.
Ex.3
Appliquer les formes d'onde S, C, CLK de la fig↓gche aux entrées de la fig↓dte, déduire le signal de Q?
Ex.4
Une bascule D est parfois utilisée pour retarder une forme d'onde binaire de sorte que l'information
binaire apparait à la sortie un bout de temps après son apparition à l'entrée D. Déterminer la forme
d'onde de Q dans la fig↓. Noter qu'il est retardé par rapport à l'entrée d'une période d'horloge CLK.
Comment un retard de 2 périodes d'horloge peut être obtenu.
Ex.5
Déterminer la forme d'onde de Q pour la bascule de la fig↓. Suppose qu'initialement Q=0, et rappelle-
toi que les entrées asynchrones l'emportent sur toutes les autres entrées.
Ex.6
En se référant à la fig↓gche, où un IC 74HC112 à 2 bascules JK connectées d'une certaine manière est
B. Merabet Page 90
presenté. On suppose qu'initialement Q1=Q2=1, en utilisant la table de la fig↓dte, déterminer le retard

de propagation total entre le front descendant de l'impulsion d'horloge et celui de Q2.
Ex.7
Un registre à décalage circulaire garde (stocke) l'information binaire circulant à travers ce registre
quand les impulsions d'horloge sont appliquées. Le registre à décalage de la fig↓ peut être fait en
connectant X0 à la ligne DATA IN. Aucune entrée externe n'est utilisée. Suppose que le registre
circulaire est chargée par le mot stocké X3X2X1X0 = 1011. Lister la séquence de mots que les bascules
du registre font entrer quand 8 impulsions de décalage (Shift) sont appliquées.
Ex.8
En se référant à la fig↓, où un nombre à 3 bits stocké dans 1 registre X est décalé en série dans 1 autre
registre Y. Dire comment le circuit pourrait être modifié de sorte qu'à la fin de l'opération de transfert,
le nombre original stocké dans X est présent dans les 2 registres? (Indication: voir Ex 7).
Ex.9
Soit le circuit de la fig↓. Au départ, toutes les bascules sont à l'état 0; l'opération commence avec
l'impulsion momentanée Start appliquée à l'entrée des bascules X et Y; déterminer les formes
d'onde en A,B,C,X,Y,Z,W pour 20 cycles d'impulsions d'horloge après Start? déclarer toute assomption.
B. Merabet Page 91
Corrigé abrégé de la Série TD 4
Ex 1
Ex.2
Ex.3
Ex.4
Ex.5
Ex.6 62ns
Ex.7
Ex.8 Connecter X0 à l'entrée D de X2.
Ex.9 Après 14 impulsions les sorties du circuit arrêtent de changer avec
B. Merabet Page 92
Chapitre 6 : Les Compteurs
Définition
Un compteur est un circuit séquentiel qui permet de dénombrer des impulsions appliquées à une entrée
appelée horloge. Le nombre obtenu est disponible sur les sorties dans 1code donné (voir symbole fig↓)
Bornes disponibles:
En plus de l’entrée d’horloge (CLK) et des sorties, un compteur peut comporter les bornes suivantes:
– une entrée de remise à zéro (CT = 0 ou CLeaR) qui permet de placer les sorties à 0 et dont l’effet peut
être synchrone (action sur 1 front d’horloge) ou asynchrone (action indépendante de CLK);
– une entrée de validation (ENable) qui autorise ou non le comptage;
– des entrées de préchargement (DA, DB,...) qui font commencer le comptage à 1valeur quelconque;
– une entrée de choix entre le comptage et le décomptage (Up/Down) ;
– une sortie de fin de comptage (Carry Output) indiquant la fin du cycle de comptage;
– une sortie de fin de décomptage (Borrow Output) indiquant la fin du cycle de décomptage.
Capacité d'un compteur:

C’est le nombre maximal d’impulsions qui peuvent être comptées avant un retour à l’état de départ.
Applications des compteurs:

L’application de base est le comptage d’événements. Par ex, il est souvent nécessaire de compter des
pièces sur une chaîne de fabrication. Un capteur envoie une impulsion à chaque passage et 1compteur
dénombre ces impulsions (fig↓). Un compteur peut aussi être utilisé pour mesurer une durée ou obtenir
une division de fréquence: des impulsions de fréquence f/N obtenues à partir d’autres (de fréquence f).
Les compteurs peuvent être classés selon plusieurs critères, que sont:
• Codage
La sortie peut être codée de différentes façons, en: – binaire naturel – décimal – DCB, etc.
• selon le Sens de comptage, on distingue les:

– Compteurs–Décompteurs (valeur de sortie augmente/diminue en fonction du temps, respectivement.
• selon le Mode de basculement, on distingue les: – Compteurs asynchrones – Compteurs synchrones.
• Étendue des valeurs de sortie (ensemble des valeurs que peut elle prendre)
L’étendue des valeurs de sortie est limitée par le nombre de bits, mais toutes les valeurs possibles pour
1nombre de bits fixé ne sont pas obligatoirement utilisées. Quand la sortie d’un compteur peut prendre
N états différents: compteur modulo N. Un compteur modulo N avec n bits a1cycle incomplet si N<2n.
• Séquence de comptage, on distingue les:

– Compteurs à cycle complet/incomplet utilisant/ou pas toutes les combinaisons possibles en sortie.
B. Merabet Page 93
Compteurs asynchrones:
Dans ces compteurs, seul le premier étage reçoit le signal d’horloge, chaque étage étant commandé par
le précédent. Ils utilisent le code binaire naturel. Ex, soit un compteur binaire asynchrone 3 bits à cycle
complet, modulo 8, dont les différents états peuvent être indiqués dans une table de comptage (fig↓).
Un diagramme des états permet d'illustrer graphiquement le fonctionnement d'un tel compteur (Fig↑).
L’évolution temporelle des sorties par rapport à l’horloge est indiquée par les chronogrammes (Fig↓).
Autre exemple:
Un compteur binaire asynchrone 4 bits à cycle complet, modulo 24 = 16, où 4: nombre de bascules.
Si on suppose que la fréquence du signal d’horloge est 16 kHz; jusqu'au 16ie front descendant de CLK,
les sorties A, B, C et D sont des ondes carrées de fréquences respectives 8, 4, 2, 1kHz; dans n'importe
quel compteur, le signal à la sortie de la dernière bascule (i.e., MSB) aura une fréquence égale à celle
de l'entrée CLK divisée par le modulo du compteur. Pour les compteurs de Mod ˂ 2N, soit l'ex MOD 6:
Le compteur ci-dessous est de Mod 6 à cause du choix des entrées de NAND. Un Mod désiré peut être
B. Merabet Page 94
obtenu en changeant ces entrées. Par ex, en utilisant 1NAND 3entrées A,B,C, le compteur fonctionnerait
normalement jusqu'à 111, où il se remettra à 000. En ignorant l'excursion dans l'état 111, le compteur
devrait aller de 000 à 110 et se recycle en arrière à 000, donnant naissance à compteur Mod-7 (7 états).
Ex:
Déterminer le Mod du compteur ↓et la fréquence à la sortie D. Rep.: Mod 14, fD = 30 /14 = 2.14 kHz.
Autre Ex: Construire un compteur Mod 10 qui comptera de 0000 (zéro) à 1001 (décimal 9). Voir fig↓.
Ce compteur est aussi dit à décade ou compteur BCD, car il utilise seulement les 10 groupes du BCD.
Autre Ex:
On a besoin de construire un compteur Mod-60 pour diviser 1 fréquence de ligne de 60 kz à 1 kz (fig↓)
25=32 et 26=64, on a besoin donc de 6 bascules (fig↓); le compteur est CLR quand il atteint 60(111100)
Les sorties des bascules Q5, Q4, Q3 et Q2 doivent être connectées à NAND, et Q5 aura la fréquence 1kz.
B. Merabet Page 95
Les compteurs asynchrones en ICs CMOS et TTL: Ex, 74LS293
74LS293 a 4 bascules JK de sorties Q0 (LSB à gauche), Q1, Q2, Q3 (MSB); chaque bascule a une entrée
Clock Pulse, un autre nom de CLK. Les entrées d’horloge de Q0 et Q1 énumérées respectivement et
, activées par le front descendant, sont extérieurement accessibles. Chaque bascule a 1entrée CLeaR
asynchrone active-Low, CD. Celles-ci sont toutes connectées à la sortie de NAND avec les entrées MR1
10/16kHz.
et MR2, master reset, qui devront être High pour mettre le compteur à 0000. Les bascules Q1, Q2 et Q3
sont déjà connectées à un compteur asynchrone 3bits tandis que Q0 n'est internement connectée à rien.
Ceci permet au utilisateur d'avoir l'option de soit connecter Q0 à Q1 pour réaliser 1 compteur 4bits soit
utiliser Q0 séparément, si cela est voulu.
Ex: Montrer comment 74LS293 devrait être câblé pour fonctionner comme un compteur Mod16 avec
une entrée d'horloge de fréquence 10 kHz. Déterminer la fréquence en Q3. Fig↑dte: Un Mod 16 exige 4
bascules; on doit connecter Q0 à , l'entrée horloge de la bascule Q1. Les impulsions de 10kHz sont
appliquées à , l'entrée horloge de Q0; la sortie Q3 aura une fréquence égale au 1/16 de celle de CLK.
Ex: Montrer comment un 74LS293 devrait être câblé pour fonctionner comme un compteur Mod10?
B. Merabet Page 96
Un compteur Mod10 exige 4 bascules, en ayant besoin encore de connecter Q0 à . Là, on veut faire
retourner le compteur à 0000 quand il essaye d'aller à 1010, les sorties Q3, Q1 doivent être connectées
aux entrées maser reset quand toutes des 2 vont à High pour compter 1011, où NAND remet immédia-
tement le compteur à 0000. Voir fig↑, où le diagramme d'états est lui aussi donné.
Ex: Câbler un 74LS293 pour fonctionner en 1 compteur Mod14? NB: On a besoin de NAND externe.
Quand le compteur atteint 111014, Q3, Q2, Q1 sont à High. Malheureusement, la NAND interne de reset
de 74LS293 n'a que 2 entrées, on doit ajouter un peu de logique externe pour assurer que le compteur
sera remis à 0000 quand Q3= Q2= Q1 =1; on a besoin de NAND comme illustré à la fig↑.
Ex: Donner 1 autre façon, différente de celle donnée avant pour avoir un compteur Mod60. Expliquer.
Ce circuit divise la fréquence d'entrée/60 en 2 étapes: le compteur 74LS293 à gche est cablé en Mod10
de sorte que sa sortie Q3 a 1fréquence de fIN/10; ce signal est connecté à l'entrée du second 74LS293,
qui est cablé en Mod6 (noter que Q0 n'étant pas utilisée); la sortie Q3 du second a fOUT=(fIN/10)/6=fIN/60.
B. Merabet Page 97
Symbole IEEE/ANSI du compteur IC 74LS293:
Fig↑gche: 3blocs distincts; Haut →bloc de contrôle commun, utilisé quand 1IC a 1 ou plusieurs sorties
en commun avec plus d'un circuit sur la même puce; "CTR" définit que ce IC fonctionne comme 1
compteur CounTeR; pour le 74LS293, les entrées MR1 et MR2 (actives à High) sont communes à toutes
les bascules du compteur. Elles sont internement combinées en NAND→ "&"; elles doivent être en
leur état actif pour remettre le compteur à 0. "CT=0" nous dit que l'action sur les entrées MR est pour
mettre le comptage à 0. Le bloc Medium→ légendé "DIV2" indique que le compteur est Mod2, à
bascule unique, et qu'il divise la fréquence de son entrée horloge par 2. Le bas→ légendé "DIV8"
indique que c'est 1 compteur Mod8. Les entrées d'horloge de chacun de ces blocs sont activées par les
fronts descendants; le + sur chaque entrée horloge → le front descendant d'horloge incrémentera le
comptage par 1, i.e., le − →1 décompteur.
Ex de compteur asynchrone CMOS:

La majorité des compteurs asynchrones CMOS sont équivalents aux versions TTL, or que quelques ICs
CMOS n'ont pas leurs homologues TTL, l'in d'eux est le 74HC4024 (fig↓). C'est un compteur 7bits avec
une entrée asynchrone master reset. Les 7bascules sont connectées internement en 1compteur Mod128
Le Modulo de ce compteur peut être changé à moins de 128 en utilisant les entrées MR comme on a
fait avec le74LS293. Ex: si on connecte les sorties Q4, Q5 à 1AND dont la sortie est connectée à MR,
aussi vite que le compteur atteint 011000048, il se remettra immédiatement à 0, ie., compte de 0 à 47.
→ Un autre compteur CMOS n'ayant pas d'homologue TTL: le 74HC4040, un compteur 12bits.
Décompteur asynchrone: Ex Mod8

Tous les compteurs vus jusqu'ici sont ascendants (upward: 0→max: up-counters) comptant progressi-
vement de 0, les compteurs descendants (upward: max→0: down-counters) comptent régressivement.
B. Merabet Page 98
A,B,C sont les états de sorties des bascules quand le compteur régresse en sa séquence; la bascule LSB
change d'état (bascule) à chaque pas de séquence, juste qu'a fait un compteur ascendant. La bascule B
change d'état chaque fois que A passe de Low à High. C bascule chaque fois que B va de Low à High.
Les impulsions d'entrée sont appliquées à la bascule A; la sortie Ā sert d'entrée CLK pour la bascule B.
Ḇ est une entrée CLK pour C. Les signaux "formes d'onde" en A,B,C montrent que B bascule quand la
sortie A→ Low-High et C bascule lorsque B→ de Low-High; le diagramme d'états de transition montre
la séquence. Comparons le diagramme de ce décompteur avec celui du compteur étudié plus haut.
Propriétés des compteurs asynchrones:

Ils sont plus simples, mais présentent plusieurs inconvénients:
– ne peuvent compter ou décompter qu’en binaire naturel;
– sont assez lents car les durées de propagation des étages s’ajoutent, d'où une fréquence d’horloge
maximale fmax =1/ntp pour un compteur à étages présentant chacun une durée de propagation tp;
– les temps de propagation peuvent également faire apparaître des états transitoires sans signification
entre deux états stables (fig↓). Les retards de propagation des bascules s'accumulent tels que la Nieme
bascule ne peut changer d'état qu'après un temps égal à N∙tpd après l'arrivée de l'impulsion d'horloge.
B. Merabet Page 99
Par ex, on suppose qu'un compteur asynchrone 4bits est construit en utilisant des bascules JK 74LS112
ayant des tPLH et tPHL respectivement 16 et 24ns comme retards de propagation de CLK à Q. Calculons
fmax en supposant "le pire des cas", i.e., on utilisera tpd = tPHL= 24ns, d'où: .
Compteurs synchrones (ou parallèles):

Ce sont des compteurs dont tous les étages se commandent par le même signal d’horloge. Ils sont plus
complexes que les compteurs asynchrones, mais ils présentent sur ceux-ci plusieurs avantages:
– ils peuvent utiliser n’importe quel code en sortie;
– il n’y a pas de cumul des tp, ce qui conduit à une fréquence d’horloge maximale plus élevée fmax=1/tp;
– la durée des phases d’instabilité est limitée.
Ex: Compteur synchrone 4bits Mod16:
En comparant ce compteur à son homologue asynchrone de même Mod, on voit que toutes les entrées
CLK des bascules sont connectées ensemble telles que l'entrée signal d'horloge est appliquée simulta-
nément à toutes les bascules. Seulement la bascule A (LSB) a ses entrées J, K en permanence à High.
Pour les autres, leurs entrées J, K sont pilotées par une combinaison de sorties. Le compteur synchrone
exige plus de circuiterie que le compteur asynchrone. La séquence (table) de comptage montre que la
bascule A doit changer d'état pour chaque front descendant, raison pour laquelle ses entrées J,K sont à
High en permanence de sorte qu'elle basculera sur chaque front descendant de l'entrée horloge (CLK).
La bascule B doit changer d'état pour chaque front descendant arrivant pendant que A=1: quand le
comptage est 0001, le prochain front doit basculer B vers l'état 1; quand le comptage est 0011, le front
qui arrive doit basculer B vers l'état 0 etc. L'opération est accomplie en connectant (reliant) la sortie A
aux entrées J, K de la bascule B de sorte que J=K=1 quand A= 1. La bascule C doit changer d'état pour
chaque front arrivant pendant que A=B=1: par ex, quand le comptage est 0011, le front qui arrive doit
basculer C vers l'état 1; quand le comptage est 0111, le front arrivant doit basculer C vers l'état 0, etc.
En reliant le signal logique AB aux entrées J et K de la bascule C, elle basculera seulement si A=B=1.
De la même manière, on peut voir que D doit basculer à chaque front arrivant pendant que A= B=C=1.
Quand le comptage est 0111, le prochain front doit basculer D à l'état 0. En reliant le signal logique
ABC aux entrées J, K de D qui basculera seulement si A=B=C=1. Chaque bascule devrait avoir ses
entrées J, K connectées à High seulement si les sorties de toutes les bascules de moins ordre sont ainsi.
ICs actuels:
Il ya beaucoup de ICs synchrones en familles TTL, CMOS, voici quelques uns les plus utilisés que sont:
74ALS160/162, 74HC160/162 →compteurs synchrones à décade.
74ALS161/163, 74HC161/163 →compteurs synchrones Mod16.
B. Merabet Page 100

Ex:
a) Déterminer fmax pour le compteur↑ si le tpd pour chaque bascule et porte sont respectivement 50ns
et 20ns. Comparer cette valeur avec celle du compteur asynchrone de même Mod.
b) Que doit être fait pour convertir ce compteur en un autre Mod16.
c) Déterminer fmax pour le compteur parallèle Mod32.
*Le retard total devant être permis entre les impulsions de l'entrée d'horloge est égal à la somme des tpd
des bascules et des portes. Ainsi, Tclock ≥ 50 + 20 = 70ns, et le compteur parallèle a
Un compteur asynchrone Mod16 utilise ses 4bascules avec un tpd = 50ns, donc, fmax pour le compteur
asynchrone est .
* Une 5ie bascule devrait être ajoutée, puisque 25 = 32. L'entrée CLK de cette bascule est aussi reliée
aux impulsions d'entrée. Ses entrées J, K sont alimentées par la sortie de NAND 4 entrées dont les
entrées sont A, B, C, D.
* fmax encore déterminée comme avant quel que soit le nombre de bascules dans un compteur parallèle.
Ainsi, fmax est encore 14.3 MHz.
Compteurs et Décompteurs synchrones réversibles Up/Down:

On a vu qu'un compteur asynchrone peut être câblé pour compter down en utilisant la sortie inversée
de chaque bascule pour piloter la suivante; 1compteur synchrone peut être réalisé de manière similaire,
en utilisant les sorties inversées des bascules pour commander les entrées J, K suivantes. Par ex, le
compteur synchrone ci-haut peut être converti en un décompteur (down counter) en reliant les sorties
Ā, à la place de A,B,C, respectivement. Le compteur procédera pour compter
etc.
fig↓ montre un compteur asynchrone up/down; l'entrée contrôle si les sorties normales ou
inversées des bascules sont alimentées aux entrées J, K des bascules successives. Quand est
maintenue High, AND 1 et 2 sont validées alors que AND 3 et 4 sont bloquées (noter l'inverseur) ce qui
permet de faire accéder des sorties A et B (à travers AND 1 et 2) aux entrées J et K des bascules B et C.
Quand est maintenue Low, AND1 et 2 sont bloquées alors que AND3 et 4 sont sont validées.
B. Merabet Page 101

Ceci donne accès des sorties A, B (à travers AND 1 et 2) aux entrées J et K des bascules B et C. Les
formes d'onde↑ illustrent l'opération. Noter que pour les 5 premières impulsions d'horloge =1,
le compteur compte proressivement; pour les 5 dernières impulsions =0, le compteur régresse.
Le 74ALS193/HC193:
C'est 1 compteur réversible préréglable Mod16 fonctionnant de façon synchrone, possèdant des bornes
asynchrones RAZ et RAU; les impulsions arrivant aux entrées du signal d'horloge CPU (comptage) et
CPD (décomptage) provoquent l'incrémentation (comptage progressif) et la décrémentation (comptage
régressif) respectivement: le compteur réagit lors du passage des fronts montants de l'un des 2 signaux,
utilisé pour compter pendant que l'autre est inactif (gardé à High).
Master reset est une entrée asynchrone vraie à High qui remet le compteur à l'état 0000. MR est 1 reset
dc, qui maintient le compteur à 0 aussi longtemps que MR=1 et l'emporte sur toutes les autres entrées.
Le 74HC193 câblé en décompteur Mod5:
2 ICs 74HC193 câblés en 2 étages pour étendre au Max la gamme de comptage:
B. Merabet Page 102

→Reset est prioritaire sur et les entrées d'horloge. est prioritaire sur les entrées d'horloge.
Compteurs BCD en cascade pour compter et afficher les nombres de 000 à 999:
Conception des compteurs synchrones:

Il ya des situations où on exige d'un compteur de suivre une séquence non comptant en binaire normal,
par ex, 000, 010, 101, 001, 110, 000. Il ya plusieurs méthodes pour concevoir un compteur suivant une
séquence arbitraire; par ex, la méthode utilisant les bascules JK (ou D) en une configuration synchrone
du compteur est dite conception de circuit séquentiel. On considère par ex, la situation montrée à la
table↓gche; quand l'impulsion d'horloge arrive, les entrées J,K des bascules doivent être aux niveaux
corrects qui feront changer les bascules: C de 1 à 0, B de 0 à 1, et fixant A à 1.
Le processus de conception des compteurs synchrones est devenu l'un des procédés de réalisation des
circuits logiques qui décodent les états variés d'1compteur pour fournir des niveaux logiques à chaque
entrée J et K. Les entrées à ces circuit-décodeurs viendront des sorties pour une ou plusieurs bascules;
pour illustrer le compteur synchrone↓, la AND qui alimente J et K de la bascule C décode les états de
A et B. De même, la AND qui alimente J et K de la bascule D décode les états de A, B et C. Avant de
commencer le processus de conception des circuit-décodeurs pour chaque entrée J et K, revoyons tout
d'abord l'opération de la bascule JK, utilisant différentes approches dite table d'excitation de la bascule.
Procédure de conception:
1° Déterminer le nombre de bits (bascules) et la séquence de comptage désirés.
2° Dessiner le diagramme de transition d'états montrant tous les états possibles, incluant ceux qui ne
font pas partie de la séquence de comptage désirée.
B. Merabet Page 103

3° Utiliser le diagramme de transition d'états pour établir la table listant tous les états présents et leurs
états suivants (table↑).
4° Ajouter à cette table une colonne pour chaque entrée J et K. Pour chaque état présent, indiquer les
niveaux exigés à chaque entrée J et K dans le but de produire la transition au prochain (suivant) état.
5° Concevoir les circuits logiques pour générer les niveaux exigés à chaque entrée J et K; ex: KA = 1.
6° Implémenter (exécuter) les expressions finales (circuit logique↓)
Ex: Commande (contrôle) d'un moteur pas à pas (stepper moteur):

Appliquons cette procédure de conception à une situation pratique, pilotant un moteur pas à pas (qui
tourne en pas plutôt qu'un moteur tournant continûment) typiquement de15°/pas. Les bobines internes
du moteur doivent être excitées et désexcitées en une séquence spécifique dans le but de produire cette
action pas/pas. Les signaux digitaux sont normalement utilisés pour contrôler le courant dans chaque
bobine du moteur pas/pas, extensivement utilisé dans des situations où le contrôle d'une position
précise est demandé, tel qu'en positionnement de têtes de lecture/écriture sur les disques magnétiques,
en contrôle de têtes d'impression dans les imprimantes, et en robots. Fig↓est un diagramme de moteur
B. Merabet Page 104

typique pas/pas à 4 bobines. Pour qu'il tourne proprement, les bobines 1, 2 doivent toujours être en état
opposé (si1 est aimanté, 2 ne l'est pas et vice versa); de même, les bobines 3 et 4 doivent être ainsi. Les
sorties d'un compteur synchrone 2bits sont utilisées pour contrôler le courant dans les 4bobines; A et Ā
contrôlent les bobines 1, 2, et B, Ḇ le font pour 3, 4. On a besoin d'amplificateur de courant parce que
les sorties des bascules ne peuvent supporter de telles intensités de courant exigées par les bobines.
Puisque ce moteur pas/pas peut tourner dans le sens des aiguilles d'une montre (clockwise) comme
dans le sens contraire (counterclockwise), une entrée de direction D est utilisée pour contrôler le sens
de rotation, voir ↑ le diagramme d'état pour les 2cas; pour que la rotation se produit, on doit avoir D=0
et l'état BA du compteur doit suivre la séquence11, 10, 00, 01, 11, 10, etc., comme synchronisé par le
signal d'entrée étape. Pour la rotation CCW, D = 1 et le compteur doit suivre la séquence11, 01, 00, 10,
11, 01, etc., la table d'excitation est donc (fig↓) :
B. Merabet Page 105

Ex.1
Ajouter une autre bascule E au compteur↓; le signal d'horloge est une onde carrée 8MHz de fréquence,
(a) Quelle sera la fréquence à la sortie E? Quel sera le rapport cyclique du signal?
(b) Répéter (a) si le signal d'horloge a 20% du rapport cyclique.
(c) Quelle sera la fréquence à la sortie C?
(d) Quel est le Modulo de ce compteur?
Ex.2
Construire un compteur binaire qui convertira un signal d'impulsion 64-kHz en une onde carrée 2 kHz.
Ex.3
Supposer qu'un compteur binaire 5 bits commence à compter de l'état 00000. Que sera le compte après
144 impulsions d'entrée?
Ex.4
Utiliser les bascules JK et d'autre circuit logique nécessaire pour réaliser un compteur asynchrone
Mod24.
Ex.5
Dessiner les formes d'onde de toutes les bascules dans les compteurs à décade (2fig↓) en réponse à une
fréquence d'horloge de 1kHz. Identifier tout problème qui pourrait apparaitre en n'importe quelle sortie
de bascule. Déterminer la fréquence de la sortie D.
Ex.6
B. Merabet Page 106

Changer les entrées à NAND de la fig↓de tel que le compteur divise la fréquence par 50. Répéter pour
une division de fréquence par 100.
Ex.7
Un compteur/groupe 'de compteurs' est souvent utilisé pour diviser le signal d'horloge haute-fréquence
à une entrée basse-fréquence. Quand ces compteurs sont binaires, la sortie ne sera pas une onde carrée
symétrique si la séquence binaire a été interrompue afin de produire un Mod désiré.
Quand un compteur est seulement utilisé pour diviser la fréquence, il n'est pas nécessaire qu'il compte
en une séquence binaire aussi longtemps qu'il a le Mod désiré. Une sortie en onde carrée assymétrique
peut être obtenue pour n'importe quel Mod en brisant ce dernier dans un produit de 2 Mods, l'un d'eux
est une puissance de 2. Par ex, le compteur Mod 6 peut être constitué à partir d'un de Mod 3 et d'autre
de Mod 2, comme signalé à la fig↓.
Là les bascules A et B et la NAND illustrent un compteur Mod3, dont la sortie B a une fréquence égale
au 1/3 de celle des impulsions d'entrée; la sortie B est reliée à l'entrée de la bascule C, agissant comme
un compteur Mod2 pour diviser la fréquence au1/6 de celle des impulsions d'entrée.
a) Supposer que toutes les bascules sont initialement Low, et représenter les formes d'onde de chaque
sortie de bascule pour 12 cycles de l'entrée.
b) Construire le diagramme de transition d'états et montrer que ce n'est pas 1séquence binaire normale.
Ex.8
Déterminer la fréquence à la sortie X de la fig↓
Ex. 9
(a) Dessiner le diagramme (le circuit logique) pour un decompteur Mod16.
(b) Construire le diagramme de transition d'états.
B. Merabet Page 107

Corrigé de serie TD 6
Ex.1
a) 250 kHz; 50% b) même que (a) c) fréquence à C =1Mhz d) 32.
Ex.2
Ex.3
Ex.4
5 bascules sont exigées: Q0-Q4 avec Q4 comme MSB.

relier les sorties Q3 et Q4 à la porte NAND dont la sortie est connectée à toutes les CLKs.
Ex.5
Probleme à la sortie B au bout du 14ie front descendant du signal d'horloge.
Ex.6
Connecter Q5, Q4, et Q1 pour 1 Mod50. 1 Mod100 ne peut pas être construit sans un plus de logique.
Ex.7
et le cycle se répète.
Ex.8
Ex.9
B. Merabet Page 108

Programme
Chapitre 1 : Systèmes de numération et Codage de l’information (2 semaines)
Représentation d'un nombre par les codes (binaire, hexadécimal, DCB, binaire signé et non signé, )
changement de base ou conversion, codes non pondérés (code Gray, codes détecteurs et correcteurs d'erreurs,
code ASCII, …), opérations arithmétiques dans le code binaire.
Chapitre 2 : Algèbre de Boole et Simplification des fonctions logiques (3 semaines)

Variables et fonctions logiques (OR, AND, NOR, NAND, XOR). Lois de l'algèbre de Boole.
Théorème de DeMorgan. Fonctions logiques complètes et incomplètes. Représentation des fonctions logiques :
tables de vérité, tables de Karnaugh. Simplification des fonctions logiques : Méthode algébrique, méthode de
Karnaugh.
Chapitre 3 : Technologie des circuits logiques intégrés (1 semaine)

Signaux logiques (conventions, imperfections, seuils de définition), intégration et technologies, étude d'une
porte logique (généralités, sortie totem pole, sortie à collecteur ouvert, sortie trois états), caractéristiques des
circuits logiques intégrés CMOS et TTL.
Chapitre 4 : Circuits combinatoires (4 semaines)

Ce chapitre passe en revue les principaux circuits combinatoires avec pour chacun d'eux, une description
générale, la liste des circuits intégrés existants, les modalités de mise en cascade, les applications et leur
utilisation éventuelle pour la réalisation d'une fonction combinatoire quelconque. On étudie les décodeurs,
encodeurs de priorité, multiplexeurs, démultiplexeurs, les générateurs et vérificateurs de parité, les comparateurs,
les circuits arithmétiques.
Chapitre 5 : Les bascules (2 semaines)

Introduction aux circuits séquentiels. Les bascules RS, RST, D, Maitre-esclave, T, JK. Exemples
d’applications avec les bascules : Diviseur de fréquence par n, Générateur d’un train d’impulsions, …Il est
conseillé de présenter pour chaque bascule la table de vérité, des exemples de chronogrammes ainsi que les
limites et imperfections.
Chapitre 6 : Les compteurs (3 semaines)

Définition, Classification des compteurs (synchrone, réguliers, irréguliers, asynchrone, cycles complets et
incomplets). Réalisation de compteurs binaires synchrones complets et incomplets, Tables d’excitation des
bascules JK, D et RS, Réalisation de compteurs binaires asynchrones modulo (n): complets, incomplets,
réguliers et irréguliers. Compteurs programmables (démarrage à partir d’un état quelconque).
Travaux Pratiques
TP N°1 : Technologie des circuits intégrés TTL et CMOS. Appréhender les différentes portes logiques
TP N°2 : Etude et réalisation de fonctions logiques combinatoires usuelles
Exemple : les circuits d’aiguillage (MUX et/ou DMUX), les circuits de codage et de décodage,
TP N°3 : Etude et réalisation d’un circuit combinatoire arithmétique. Réalisation d’un circuit additionneur et /ou
soustracteur de 2 nombres binaires à 4 bits.
TP N°4 : Etude et réalisation d’un circuit combinatoire logique. Réalisation d’une fonction logique à l’aide de
portes logiques. Exemple un afficheur à 7 segments et/ou un générateur du complément à 2 d’un nombre à 4 bits
et/ou générateur du code de Gray à 4 bits
TP N°5 : Etude et réalisation de circuits compteurs. Circuits compteurs asynchrones incomplets à l’aide de
bascules, Circuits compteurs synchrones à cycle irrégulier à l’aide de bascules
Références:
1- Letocha ; Introduction aux circuits logiques ; Edition Mc-Graw Hill.
2- J.C. Lafont ; Cours et problèmes d'électronique numérique, 124 exercices avec solutions; Edition Ellipses.
3- R.J. Tocci & N. S. Widmer, Digital Systems principes & applications, 8th Ed., Prentice Hall, 2001.
4-R. Delsol ; Electronique numérique, Tomes 1 et 2 ; Edition Berti.
5- P. Cabanis ; Electronique digitale ; Edition Dunod.
6- M. Gindre ; Logique combinatoire ; Edition Ediscience.
7- H. Curry, Combinatory Logic II. North-Holland, 1972
8- J-P. Ginisti, La logique combinatoire, Paris, PUF (coll. « Que sais-je? » n°3205), 1997.
9- J-L. Krivine, Lambda-calcul, types et modèles, Masson, 1990, chap. Logique combinatoire.
10- R. Katz Contemporary Logic Design, 2nd ed. Prentice Hall, 2005.
11- M. Gindre, Electronique numérique : logique combinatoire et technologie, Mc Graw Hill, 1987.
B. Merabet Page 109

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REPUBLIQUE ALGERIENNE DEMOCRATIQUE ET POPULAIRE

MINISTERE DE L’ENSEIGNEMENT SUPERIEUR ET DE LA RECHERCHE

UNIVERSITES MOSTAPHA STAMBOULI-MASCARA/DJILLALI LIABES-SBA

LOGIQUE COMBINATOIRE ET SEQUENTIELLE

Année universitaire 2015/2016

Ce précis de cours s’adresse aux étudiants de génie électrique de licence Télécommunications,

Logique combinatoire et séquentielle

*Système décimal: comprend dix nombres ou symboles, à

*Convertissez les nombres binaires suivants en leurs équivalents décimaux:

Systèmes de numération et codes:

Ou en procédant par la méthode des divisions successives des décimaux par 2:

*Convertir 8310, 72910 au binaire, en utilisant les 2 méthodes.

Ex. Convertir 4728, 54318 au binaire: ; ;

Convertir 17710 au binaire en passant par l'octal:

Système de numération Hexadécimal: de base 16 (symboles: chiffres 0 à 9 + lettres A, B, C, D, E, F).

Code Gray (ou Binaire Réfléchi)

*Conversion hexadécimal -décimal

Exercice: Vérifier que 1BC216 est égal à 710610.

Ex: Convertir 37810 au binaire, en passant tout d'abord par l'hexadécimal :

Convertir B2F16 à l'octal

Convertir 1) 24CE16 au décimal; 2) 311710 à l'hexadécimal puis de l'hexadécimal au binaire; 3)

Code Binary Coded Decimal (Décimal Codé Binaire)

Comparaison entre BCD et binaire:

Tableau récapitulatif BCD

*Coder le message " " en ASCII. Rép.

Détection d'erreurs au moyen de méthode de parité:

d'un endroit à un autre. Ex: .

Nombres entiers signés

Binaires signés en complément à 2

Multiplication de nombres binaires

Série de TD 1 Logique combinatoire et séquentielle 2 ie Année ST GE

*Convertir ces nombres binaires au décimal:

*Convertir ces nombres décimaux au binaire:

*Convertir ces nombres octaux en leurs equivalents décimaux:

*Convertir ces nombres décimaux à l'octal:

*Convertir ces nombres hexadécimaux au décimal:

*Coder le décimal au BCD:

*Ces nombres sont au BCD, convertisser les au décimal:

Chapitre 2 : Algèbre de Boole et Simplification des fonctions logiques

Algèbre binaire (Algèbre de Boole)

• Autres fonctions logiques courantes

III Propriétés des fonctions logiques de base

• Tableau des propriétés des fonctions logiques de base :

Porte logique OR Exemple de table de vérité

Tables de vérités et symboles américains

Formes d'onde (Chronogrammes)

Porte logique AND

Porte logique NOT

Résumé des opérateurs Booléens

Donner le circuit logique illustrant l'équation (A+B)(Ḇ+C)

Porte logique NOR

Porte logique NAND

Déterminer le niveau logique (0 ou 1) de la sortie du circuit logique suivant:

Récapitulation des théorèmes Booléens (théorèmes de Boole):

Voici d'autres exemples:

Implications des théorèmes de DE-MORGAN

Déterminer l'équation de sortie du circuit suivant et simplifier-la en utilisant les 2 théorèmes:

Universalité des portes logiques NAND et NOR

Symboles logiques standards: Traditionnels (gauche) et IEEE/ANSI (droite)

Quelques circuits intégrés logiques usuels

Série de TD 2 Logique combinatoire et séquentielle 2 ie Année ST GE

*Ex.1 Donner la forme d'onde de sortie de la porte logique OR:

Supposons qu'intentionnellement l'entrée A s'est mise au 0 (court-circuitée à la masse: GND), puis