Série N°4 2IOT

2023-2024

Exercice 1:

La1figure1suivante montre1le diagramme1d’états1d’une FSM1très simple. 1Le système a deux

états1 (stateA et1stateB) et doit1passer de l’un1à l’autre à1chaque1fois que d = ‘1’ est1reçu. La
sortie1souhaitée est x = a lorsque1le système1est dans l'état1A, ou x = b lorsqu'il1est dans l'état
B. 1L’état initial1 (réinitialisation) est1stateA.

Donner une1description VHDL1 (entité et architecture) 1de ce système1en se basant sur1le

diagramme1d’état. Le système1est actif1sur front1montant.

Exercice 2:
Le système1suivant gère1l'accès à la mémoire1asynchrone. Ce1circuit de1contrôle fonctionne
pour1générer des1signaux de lecture1 (oe) ou d'écriture1 (we) en réponse aux1signaux prêts et
de1lecture/écriture1d'un microprocesseur.
L'activation du1signal ready1 (ready = "1") permet1l'accès à1la mémoire. 1Un cycle d'horloge
plus1tard, la valeur1read_write1détermine s'il s'agit1d'un cycle d'écriture1ou de lecture
(read_write =’0’). 1Un signal prêt1valide la1confirmation du signal1de lecture ou1d'écriture.
Pendant un1cycle de lecture1et un cycle d'écriture, 1les sorites oe1et we sont vraies1 (à "1").

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 1) Donner1une description VHDL1 (entité et architecture) 1de ce système1en se basant
sur1le diagramme1d’état. Le système1est actif sur1front montant.
Exercice 3:

La figure1suivante présente1la représentation1schématique d’un système1à 4 états (state 11à

state 4) : Le système1à concevoir1dispose d’une1sortie outp1codée sur deux bits1et deux
entrées1: Une entrée1inp et celle1de la remise à1zéro rst qui permet1de l’initialiser et deux
sorties1; l’état initial est state 1.

1) Donner1une description1VHDL de l’entité de1ce système.

2) Décrire en1VHDL1son architecture1correspondante1en sebasant sur le
diagramme1d’état.