Université Mohammed V Faculté des Sciences

Rabat Rabat

TD2- Circuits Combinatoires -1-

Filière SMP6 – P1 : IEA
M33 : ELECTRONIQUE NUMERIQUE

Demi-Soustracteur et Soustracteur Complet

On veut réaliser la soustraction D de 2 nombres A et B codés en binaires naturel sur n bits tels que :
𝑨 = (𝒂𝒏−𝟏 … 𝒂𝒊 … 𝒂𝟎 )𝟐 ; 𝑩 = (𝒃𝒏−𝟏 … 𝒃𝒊 … 𝒃𝟎 )𝟐 ; 𝑫 = (𝒅𝒏−𝟏 … 𝒅𝒊 … 𝒅𝟎 )𝟐 ;
𝒂𝒏−𝟏 , 𝒃𝒏−𝟏 𝑒𝑡 𝒅𝒏−𝟏 étant les bits de poids fort.
I. Demi-soustracteur (𝑯𝒂𝒍𝒇 𝑺𝒖𝒃𝒔𝒕𝒓𝒂𝒄𝒕𝒐𝒓)
On appelle 𝒅𝒊 et 𝒓𝒊 respectivement le résultat et la retenue sortante de la HS
soustraction de 2 bits 𝒂𝒊 et 𝒃𝒊 indépendamment de la retenue 𝒓𝒊−𝟏 de la
soustraction des 2 bits précédents :
1. Etablir la table de vérité de ce circuit.
2. Donner les équations logiques de 𝒅𝒊 et de 𝒓𝒊 en fonction de 𝒂𝒊 , 𝒃𝒊 .
3. En déduire le logigramme de ce HS.

II. Soustracteur complet (𝑭𝒖𝒍𝒍 𝑺𝒖𝒃𝒔𝒕𝒓𝒂𝒄𝒕𝒐𝒓)

Pour généraliser cette structure afin de décrire la soustraction de
nombres de taille supérieure à 1, il faut introduire une variable supplémentaire
𝒓𝒊−𝟏 qui représente une retenue entrante :
FS
1. Etablir la table de vérité de ce circuit. -1
2. Etablir les équations logiques complètes de 𝒅𝒊 et de 𝒓𝒊 en
fonction de 𝒂𝒊 , 𝒃𝒊 et 𝒓𝒊−𝟏 à partir de la table de vérité.
3. En déduire le logigramme de ce circuit (FS) en intervenant 2 demi-soustracteurs.
4. Réaliser un soustracteur de deux mots de 2 bits : 𝑨 = (𝒂𝟏 𝒂𝟎 )𝟐 𝑒𝑡 𝑩 = (𝒃𝟏 𝒃𝟎 )𝟐 .

Comparateur 1 bit - n bits

On souhaite réaliser un comparateur de deux mots de n bits : A = (an… ai…a1)2 et B = (bn… bi…b1)2.
1. Donner le schéma bloc et décrire le fonctionnement de ce comparateur.
2. Dans un premier temps, on souhaite réaliser un comparateur élémentaire de 1
bit (n = 1).
a. Etablir les équations des sorties Si, Ii, et Ei en fonction des entrées ai,
bi et une éventuelle entrée de validation Vi. Comp.
b. Dessiner le schéma de ce comparateur élémentaire à partir des
opérateurs élémentaires (Not, AND, OR).
3. On souhaite maintenant étendre l'amplitude du comparateur à deux mots de 2 bits.
a. Etabli les équations de S2, I2, et E2 en fonction des bits a2, b2, S1, E1 et I1.
b. Déduire le rôle de l’entrée de validation Vi et donner son expression.
c. Concevoir le schéma de ce comparateur en associant des comparateurs élémentaires et un
minimum de portes logiques.
d. Etablir les relations de récurrence ci-dessous :
Sn = f(Sn-1, Vn-1, an, bn); In = g(In-1, Vn-1, an, bn); En = h(En-1, Vn-1)

Pr. A. AMARI | Année Univ. 2021-2022 1

 Transcodeur BCD / XS 3
On désire réaliser un transcodage du code BCD vers le code à excès de trois. Les nombres d’entrée et
de sortie sont exprimés sur 4 bits (E = E3 E2 E1 E0 et S = S3 S2 S1 S0), et ce transcodeur pourra convertir tous les
chiffres de 0 à 9 :

E0 (LSB) S0 (LSB)
E1 Transcodeur S1
E2 BCD / XS3 S2
E3 (MSB) S3 (MSB)

1. Dresser la table de vérité de ce transcodeur.

2. Donner les expressions logiques simplifiées des sorties S3, S2, S1 et S0 en fonction des entrées E3 , E2 ,
E1 et E0 de ce transcodeur.
3. Dessiner le logigramme de ce transcodeur.

Multiplexeur (Extrait d’examen d’EN, A.U. 2017-18)

A l’aide des circuits multiplexeurs et une porte NON, on souhaite générer la fonction logique
représenté par le schéma de la figure 1.

0 E0 Mux S1
2 vers 1
1 E1 a
0

1 E0 Mux S2
2 vers 1
0 E1 a
0
0 E0 a1 a0
B
E1
Mux
S
0 E2 4 vers 1

C E3

Figure 1

1. Donner les équations de S1 et S2.

2. Déduire l’équation de sortie S en fonction de A, B et C.
3. Réaliser la fonction S à l’aide d’un seul Mux à 3 entrées d’adresses.

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