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Département de Physique
Travaux Dirigés
Exercice n° 1
On se propose d’établir le schéma d’un additionneur arithmétique de deux nombres A et B
codés sur 4 bits chacun à base d’un certain nombre d’additionneur complets.
1- Dressez la table de vérité d’un demi-additionneur et en déduire les expressions de ri
(retenue) et Σi (somme).
2- Dressez la table de vérité d’un additionneur complet et en déduire les expressions de ri
(retenue) et Σi (somme).
3- Montrer comment pourrait-on mettre en cascade un certain nombre d’additionneur
complets pour réaliser un additionneur arithmétique de deux nombres binaires A et B.
Exercice n° 2
On désire concevoir un additionneur arithmétique de deux nombres binaires A et B codés sur
2 bits chacun.
1- Dressez la table de vérité relative à ce circuit.
2- Dressez pour chacune des sorties un tableau de Karnaugh. En Déduire la forme la plus
simplifiée.
3- Réalisez le circuit logique associé.
Exercice n° 3
On désire réaliser un circuit logique qui fournit le résultat Y=4-X à partir du nombre X,
sachant que X est codé sur 4 bits.
X est un nombre binaire naturel
Y est un nombre signé représenté en complément à 2.
1- Dressez la table de vérité relative à ce circuit.
2- Dressez pour chacune des sorties un tableau de Karnaugh. En Déduire la forme la plus
simplifiée.
3- Réalisez le circuit logique associé.
Exercice n° 4
Etudiez le circuit logique d’un décodeur 1 parmi 8 dont les sorties sont actives à l’état logique
0.
1- Dressez la table de vérité relative à ce circuit.
2- En déduire l’équation pour chacune des sorties.
3- Réalisez le circuit logique associé.
1
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Exercice n° 5:
figure n°1
On fait associer à chaque combinaison (A3A2A1A0)2 du code DCB le chiffre décimal qui
lui correspond sur l'afficheur. Les sorties a,b,...,g commandent l’allumage des segments
de l’afficheur. "1" est attribué au segment allumé et "0" au segment éteint.
Exercice n° 6 :
On cherche maintenant à modifier le dispositif illustré par l’exercice n°2 pour décoder les
chiffres décimaux allant de 0 à 9 complétés par les caractères hexadécimaux A, B, C, D, E,
F (figure n°2).
Exercice n° 7 :
1- concevoir un multiplexeur 2 vers 1.
On symbolise ce circuit par le schéma de la figure n3
2
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Exercice n° 8 :
1) Concevoir un multiplexeur 4 vers 1 qui dispose d’une entrée de validation telle que :
- Si V = 1, le multiplexeur fonctionne normalement.
- Si V = 0, la sortie du multiplexeur prend 0.
E0 Vi
E1
E2 Z
E3
S0 S1
Figure n°3
3
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Correction
TD : Série 3
Excercices 1 :
1- Demi-Additionneur
Un demi-additionneur est un circuit logique combinatoire capable d’effectuer l’addition
arithmétique de deux bits a et b. La figure n°1 illustre son symbole.
Les sorties sont la somme (Σ) et la retenue (r).
2- Additionneur complet
Les nombres binaires sont additionnés de la même façon que les nombres décimaux.
Exemples :
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Excercice 2 :
On désire concevoir un additionneur Arithmétique de 2 nombres binaires A et B codés sur 2
bits chacun :
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Exercice 3 :
On désire concevoir un circuit logique qui fournit le résultat Y=4-X à partir d’un nombre X
codé sur 4 bits : (Y représenté en complément à 2)
X=(X3X2X1X0)2
Circuit Y=A- X
Logique
Y=(Y4Y3Y2Y1Y0)2
X=(X3X2X1X0)2 0 ≤ X ≤ 15 -15 ≤ -X ≤ 0
(110)2=-11 ≤ 4-X ≤ 4
-11=(1011)2 + bit de signe
1- Table de Vérité du circuit :
Elle comporte 16 ligne (4 entrées=24 lignes) et 5 sorties
Chaque nombre négatif en sortie sera représenté en complément à 2
Xdéc X3 X2 X1 X0 Ydéc Y4 Y3 Y2 Y1 Y0
0 0 0 0 0 4 0 0 1 0 0
1 0 0 0 1 3 0 0 0 1 1
2 0 0 1 0 2 0 0 0 1 0
3 0 0 1 1 1 0 0 0 0 1
4 0 1 0 0 0 0 0 0 0 0
5 0 1 0 1 -1 1 1 1 1 1
6 0 1 1 0 -2 1 1 1 1 0
7 0 1 1 1 -3 1 1 1 0 1
8 1 0 0 0 -4 1 1 1 0 0
9 1 0 0 1 -5 1 1 0 1 1
10 1 0 1 0 -6 1 1 0 1 0
11 1 0 1 1 -7 1 1 0 0 1
12 1 1 0 0 -8 1 1 0 0 0
13 1 1 0 1 -9 1 0 1 1 1
14 1 1 1 0 -10 1 0 1 1 0
15 1 1 1 1 -11 1 0 1 0 1
2- Simplifications des sorties avec la méthode de Karnaugh
-
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- Pour Y0 :
X1X0 00 01 11 10
X3X2
00 0 1 1 0
01 0 1 1 0
11 0 1 1 0
10 0 1 1 0
1 Octet =
- Pour Y1:
X1X0 00 01 11 10
X3X2
00 0 1 0 1
01 0 1 0 1
11 0 1 0 1
10 0 1 0 1
2 quartets +
= = ⊕
- Pour Y2 :
X1X0 00 01 11 10
X3X2
00 1 0 0 0
01 0 1 1 1
11 0 1 1 1
10 1 0 0 0
2 quartets + 1 doublet
=
+ +
- Pour Y3 :
X1X0 00 01 11 10
X3X2
00 0 0 0 0
01 0 1 1 1
11 1 0 0 0
10 1 1 1 1
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Exercice 4 :
Circuit logique d’un décodeur 1 parmi 8 dont les sorties sont actives à
l’état logique 0.
a
b
Décodeur …
c 1 parmi 8
1- Table de vérité
Elle comporte 8 lignes (3 entrées=23 lignes) et 8 sorties
X2 X1 X0
0 0 0 0 1 1 1 1 1 1 1
0 0 1 1 0 1 1 1 1 1 1
0 1 0 1 1 0 1 1 1 1 1
0 1 1 1 1 1 0 1 1 1 1
1 0 0 1 1 1 1 0 1 1 1
1 0 1 1 1 1 1 1 0 1 1
1 1 0 1 1 1 1 1 1 0 1
1 1 1 1 1 1 1 1 1 1 0
2- Equations des sorties (utilisation de la 2eme forme
canonique)
= ! + " + #
+"+#
= !
+#
= ! + "
= !
+#
+"
= ! + " + #
+ " + #
= !
+ #
= ! + "
+ #
+"
=!
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A0
a
A1 Décodeur b
c
A2 DCB-7
d
A3 Segments e
f
g
Pour que la valeur « 0 » soit affiché sur l’afficheur il faut que tous
les sorties soient actives à 1 (Allumés) sauf le g (éteint =0)
1- Table de Vérité
Elle comporte 16 lignes (4 entrées=24 lignes) et 7 sorties (‘a……….g’)
Adéc A3 A2 A1 A0 a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 0 0 1 1
10 1 0 1 0 X X X X X X X
11 1 0 1 1 X X X X X X X
12 1 1 0 0 X X X X X X X
13 1 1 0 1 X X X X X X X
14 1 1 1 0 X X X X X X X
15 1 1 1 1 X X X X X X X
Les « X » sont soit 0 soit 1 selon le besoin pour les simplifications dans les
tables de Karnaugh
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- Pour b :
A1A0 00 01 11 10
A3A2
00 1 1 1 1
01 1 0 1 0
11 X X X X
10 1 1 X X
1 Octet + 2 Quartets + $ $ + $
"=$ $
= $
+ $ ⊕ $
- Pour c :
A1A0 00 01 11 10
A3A2
00 1 1 1 0
01 1 1 1 1
11 X X X X
10 1 1 X X
3 Quartets + $ + $
#=$
- Pour d :
A1A0 00 01 11 10
A3A2
00 1 0 1 1
01 0 1 0 1
11 X X X X
10 1 1 X X
1 Octet + 3 Quartets + 1 doublet $
% = $ + ($ ⊕ $ $ ) + $
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- Pour e :
A1A0 00 01 11 10
A3A2
00 1 0 0 1
01 0 0 0 1
11 X X X X
10 1 0 X X
2 Quartets $ + $
&=$ $
- Pour f :
A1A0 00 01 11 10
A3A2
00 1 0 0 0
01 1 1 0 1
11 X X X X
10 1 1 X X
1 Octet + 3 Quartets $
' = $ + $ + $
$ + $ $
- Pour g :
A1A0 00 01 11 10
A3A2
00 0 0 1 1
01 1 1 0 1
11 X X X X
10 1 1 X X
1 Octet + 3 Quartets $ + $
( = $ + $ $ + $ $
3- Circuit Logique
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A0
a
A1 Décodeur b
c
A2 DCB-7
d
A3 Segments e
f
g
4- Table de Vérité
Elle comporte 16 lignes (4 entrées=24 lignes) et 7 sorties (‘a……….g’)
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Adéc A3 A2 A1 A0 a b c d e f g
0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 0 1 1 0 0 0 0
2 0 0 1 0 1 1 0 1 1 0 1
3 0 0 1 1 1 1 1 1 0 0 1
4 0 1 0 0 0 1 1 0 0 1 1
5 0 1 0 1 1 0 1 1 0 1 1
6 0 1 1 0 1 0 1 1 1 1 1
7 0 1 1 1 1 1 1 0 0 0 0
8 1 0 0 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 0 0 1 1
A 1 0 1 0 1 1 1 0 1 1 1
b 1 0 1 1 0 0 1 1 1 1 1
c 1 1 0 0 1 0 0 1 1 1 0
d 1 1 0 1 0 1 1 1 1 0 1
E 1 1 1 0 1 0 0 1 1 1 1
F 1 1 1 1 1 0 0 0 1 1 1
Les « X » sont soit 0 soit 1 selon le besoin pour les simplifications
dans les tables de Karnaugh
5- Simplifications des sorties avec la méthode de Karnaugh
- Pour a :
A1A0 00 01 11 10
A3A2
00 1 0 1 1
01 0 1 1 1
11 1 0 1 1
10 1 1 0 1
+ $ $ + $
4 quartets+2 doublet ! = $ $ + $ $ $
+ $ $ $
+ $
$
$
- Pour b :
A1A0 00 01 11 10
A3A2
00 1 1 1 1
01 1 0 1 0
11 0 1 0 0
10 1 1 0 1
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- Pour e :
A1A0 00 01 11 10
A3A2
00 1 0 0 1
4 Quartets
01 0 0 0 1
11 1 1 1 1
10 1 0 1 1
$ + $ $ + $ $ + $
&=$ $
17
KARIM Mohammed/ BOSSOUFI Badre FSDM-2020
- Pour f :
A1A0 00 01 11 10
A3A2
00 1 0 0 0
3 Quartets
01 1 1 0 1
+ 2 doublets
11 1 0 1 1
10 1 1 1 1
$
'= $ + $
$ + $ $ + $
$ $
+ $
$ $
- Pour g:
A1A0 00 01 11 10
A3A2
00 0 0 1 1
3 Quartets
01 1 1 0 1
+ 3 doublets 11 0 1 1 1
10 1 1 1 1
$ + $
(=$ $ + $ $
+ $ $ $ + $ $
$ + $
$ $
Exercice 7 :
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