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Carte processeur

à base du
micro-contrôleur 68332
(Cœur 68000)
Référence: EID210

Notice technique

Z.A. de Pissaloup

dms didalab
4, avenue d’Alembert
78190 Trappes
Tél. : (33) 01 30 66 08 88
Fax. : (33) 01 30 66 72 20

Date de révision: 13/12/01 Référence du document : EID 210 000


dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000

SOMMAIRE

1 Présentation ____________________________________ 3
1.1 Fonctions principales _______________________________________________________ 3
1.2 Ressources matérielles ______________________________________________________ 4
1.3 Ressources logiciel __________________________________________________________ 4

2 Installation et mise en service ______________________ 4

3 Description matérielle ____________________________ 5


3.1 Le micro-contrôleur "Motorola 68332"________________________________________ 5
3.2 La flash EPROM __________________________________________________________ 15
3.3 La mémoire RAM _________________________________________________________ 15
3.4 L’EPLD de contrôle _______________________________________________________ 15
3.5 L’EPLD gérant le port C ___________________________________________________ 17
3.6 Le convertisseur analogique numérique _______________________________________ 18
3.7 Le convertisseur numérique analogique _______________________________________ 19
3.8 L’interface PC104 8 bits ____________________________________________________ 20
3.9 Le port d’extension ________________________________________________________ 21
3.10 L’alimentation ____________________________________________________________ 22

4 Configuration et "mapping" memoire ______________ 23


4.1 Configuration du 68332 ____________________________________________________ 23
4.2 Le mapping mémoire ______________________________________________________ 24

5 Les schémas ___________________________________ 25


5.1 Le schéma hiérarchique ____________________________________________________ 25
5.2 Les alimentations et filtrages ________________________________________________ 26
5.3 L'interface pour Bus "PC104"_______________________________________________ 27
5.4 Les convertisseur Analogique -> Numérique et Numérique –> Analogiques ________ 28
5.5 Les interfaces pour communications série _____________________________________ 29
5.6 Le micro système __________________________________________________________ 30
5.7 Les réseaux logiques programmables "EPLD" _________________________________ 31
5.8 Le port d’extension ________________________________________________________ 32

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1 PRESENTATION

1.1 Fonctions principales


La carte processeur EID 210 000 est un module d’étude d’un micro-système architecturé autour du
micro-contrôleur 68332 (de la famille 68000, fabricant Motorola).
Elle dispose d’un certains nombre de périphériques permettant le pilotage, et l’acquisition de données
(tout ou rien ou analogiques) à travers un port d’extension.
La carte dispose également d’interfaces de communication série asynchrone et synchrone, d’un bus
USB 1.1, et d’un bus d’extension au format "PC104".

128 Ko 128 Ko 128 Ko


Ram Ram Flash
Upper Lower EPROM

CSRAM_U
CSRAM_L
CSBOOT
CS_CTRL
8 bits

8 bits

8 bits

CS_CNA
A18
A17

A17

A0
A1

A1

CS_CAN
D16

D16
D8

D7

D0

D8

D16
68332 D0
Bus de donnée

A18
Bus d’adresse
A0
A10

A0
A3

A0

A3

A0
D16

D16
D0

D0
D16

D16
D8

D8

Port A CS_PORT

et B
PORT C EPLD
CNA CAN
TPU EPLD contrôle

PORT C

Port d’extension

Bus Pc104

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1.2 Ressources matérielles


La carte processeur EID210 comporte les éléments matériels suivants :
- un micro-contrôleur 68332 cadencé à 16,7 MHz,
- 128 Ko x 8 de flash EPROM
- 128 Ko x 16 de RAM,
- deux réseaux logiques programmable (PLD) permettant:
-> la mise en forme des différents signaux (EPLD de contrôle),
-> d’avoir un port 8 bits bidirectionnel,
- un convertisseur analogique numérique 6 voies, avec 12 bits de résolution,
- un convertisseur numérique analogique 8 bits 4 sorties,
- un bus PC104 8 bits,
- une liaison RS232,
- une liaison USB 1.1,
- une liaison série synchrone de type SPI ou I2C.

1.3 Ressources logiciel


Le carte processeur EID210 dispose en EPROM d’un moniteur permettant :
- une communication série de type RS232 vers un ordinateur P.C. à 57600 bauds,
- l'émulation d’un terminal de type VT52,
- le téléchargement de fichier S-RECORD,
- l’exécution de programme en mode normal ou pas à pas,
- la pose de point d’arrêt.

2 INSTALLATION ET MISE EN SERVICE


Pour installer le 68332, il faut : Alim 230 V
->Relier la liaison RS232 à un port 8 V AC

RS232 d’un ordinateur de type P.C.


->Alimenter avec une alimentation 7
à 12 V en AC ou DC,
->Appuyer sur le bouton ON/OFF
pour mettre le système sous tension
(la led de présence tension doit
s’allumer).

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3 DESCRIPTION DES ELEMENTS MATERIELS


3.1 Le micro-contrôleur "Motorola 68332"
3.1.1 Décomposition fonctionnelle
Le microcontrôleur 68332 comprend :
- une ALU 32 bits de type "CPU32",
- un module générant des "chip-selects" (décodage d’adresse paramétrable dynamiquement),
- un module de gestion de communications de type série "QSM" (Queued Serial Module),
- un module de gestion d'entrées sorties temporelles "TPU" (Time Processeur Unit)
- un module d'intégration "SIM" (System Intégration Module)
- un chien de garde et d’un timer,
- une PLL paramétrable, gérant l’horloge du CPU etc…
VSTBY
SIM

CHIP
CSBOOT
SELECTS
BR ADDR23/CS10
BG PC6/ADDR22/CS9
BGACK PC5/ADDR21/CS8

PORT C
CS[10:0] PC4/ADDR20/CS7

CONTROL
PC3/ADDR19/CS6
TPUCH[15:0] TPUCH[15:0] FC2 PC2/FC2/CS5
FC1 PC1/FC1/CS4
T2CLK T2CLK 2 KBYTES FC0 PC0/FC0/CS3
TPU BGACK/CS2
RAM
BG/CS1
BR/CS0
ADDR[23:19]

ADDR[23:0] ADDR[18:0]

SIZ1 PE7/SIZ1
SIZ0 PE6/SIZ0
EBI DS PE5/DS
CONTROL
PORT E

IMB AS PE4/AS
RMC PE3/RMC
AVEC PE2/AVEC
DSACK1 PE1/DSACK1
DSACK0 PE0/DSACK0
RXD
PQS7/TXD TXD
PQS6/PCS3 PCS3 DATA[15:0] DATA[15:0]
PQS5/PCS2 PCS2
CONTROL
PORT QS

PQS4/PCS1 PCS1
PQS3/PCS0/SS PCS0/SS R/W
PQS2/SCK SCK RESET
PQS1/MOSI MOSI HALT
PQS0/MISO MISO BERR
IRQ[7:1] PF7/IRQ7
QSM CPU 32 PF6/IRQ6
PF5/IRQ5
CONTROL
PORT F

PF4/IRQ4
PF3/IRQ3
PF2/IRQ2
PF1/IRQ1
MODCLK PF0/MODCLK
CLKOUT
XTAL
CLOCK
EXTAL
XFC
FREEZE
IFETCH

DSCLK

VDDSYN
BKPT

IPIPE

DSO
DSI

TSC TSC
CONTROL

TEST
BKPT/DSCLK QUOT FREEZE/QUOT
IFETCH/DSI
CONTROL

IPIPE/DSO

332 BLOCK

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3.1.2 Le processeur "CPU32"


Schéma fonctionnel:

DECODE
BUFFER
STAGE STAGE STAGE
C B A

INSTRUCTION PIPELINE

CONTROL STORE PROGRAM DATA


COUNTER SECTION
SECTION
CONTROL LOGIC
EXECUTION UNIT
MICROSEQUENCER AND CONTROL

WRITE PENDING PREFETCH


BUFFER CONTROLLER

MICROBUS
CONTROLLER

ADDRESS BUS CONTROL DATA


BUS SIGNALS BUS

Les registres internes ainsi que les instructions sont compatibles avec la famille 68000:
31 16 15 8 7 0
D0
D1
D2
D3 DATA REGISTERS
D4
D5
D6
D7
31 16 15 0
A0
A1
A2
A3 ADDRESS REGISTERS
A4
A5
A6
31 16 15 0
A7 (USP) USER STACK POINTER
31 0
PC PROGRAM COUNTER
7 0
CCR CONDITION CODE REGISTER

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3.1.3 La table des vecteurs

N° de vecteur adresse Décalage par affectation


décimale rapport au
VBR
0 0 000 vecteur reset, état initial pointeur de pile superviseur
1 4 004 vecteur reset, état initial compteur de programme
2 8 008 erreur bus
3 12 00c erreur adresse
4 16 010 instruction illégale
5 20 014 division par zéro
6 24 018 instruction CHK
7 28 01c instruction TRAPV
8 32 020 violation de privilège
9 36 024 trace
10 40 028 émulateur line 1010
11 44 02c émulateur line 1111
12 48 030 non attribué réservé
13 52 034 non attribué réservé
14 56 038 erreur de format (n’existe pas sur un 68000)
15 60 03c vecteur non initialisé
16 à 23 64 - 92 040 - 05c non attribués réservés
24 96 060 vecteur interruption parasite
25 100 064 interruption auto-vectorisée niveau 1
26 104 068 interruption auto-vectorisée niveau 2
27 108 06c interruption auto-vectorisée niveau 3
28 112 070 interruption auto-vectorisée niveau 4
29 116 074 interruption auto-vectorisée niveau 5
30 120 078 interruption auto-vectorisée niveau 6
31 124 074 interruption auto-vectorisée niveau 7
32 128 080 vecteurs d’instruction TRAP # 1
--- --- --- ( 16 vecteurs d’instruction TRAP )
47 188 0bc vecteur d’instruction TRAP # 15
48 à 63 192 - 252 0c0 - 0fc non attribués réservés
64 256 100 vecteur utilisateur
--- --- --- (192 vecteurs pour l’utilisateur)
255 1020 3fc vecteur utilisateur

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3.1.4 Le module d'intégration système "SIM"


Le module System Integrated Module comprend la gestion:
du bus externe,
des lignes de chip-select,
du chien de garde (Watch Dog),
du générateur d'interruptions périodiques,
de la PLL génératrice de la fréquence d'horloge interne.

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Les différents éléments du module "SIM" se pilotent grâce à une banque de registres dont la liste est
donnée ci-après.
Se reporter à la documentation technique du constructeur pour plus de renseignements.
Access Address 15 8 7 0
S $####00 SIM CONFIGURATION REGISTER (SIMCR)
S $####02 SIM TEST REGISTER (SIMTR)
S $####04 SYNTHESIZER CONTROL REGISTER (SYNCR)
S $####06 UNUSED RESET STATUS REGISTER (RSR)
S $####08 SYSTEM TEST REGISTER E (SIMTRE)
S $####0A UNUSED UNUSED
S $####0C UNUSED UNUSED
S $####0E UNUSED UNUSED
S/U $####10 UNUSED PORT E DATA (PORTE0)
S/U $####12 UNUSED PORT E DATA (PORTE1)
S/U $####14 UNUSED PORT E DATA DIRECTION (DDRE)
S $####16 UNUSED PORT E PIN ASSIGNMENT (PEPAR)
S/U $####18 UNUSED PORT F DATA (PORTF0)
S/U $####1A UNUSED PORT F DATA (PORTF1)
S/U $####1C UNUSED PORT F DATA DIRECTION (DDRF)
S $####1E UNUSED PORT F PIN ASSIGNMENT (PFPAR)
S $####20 UNUSED SYSTEM PROTECTION CONTROL
(SYPCR)
S $####22 PERIODIC INTERRUPT CONTROL REGISTER (PICR)
S $####24 PERIODIC INTERRUPT TIMING REGISTER (PITR)
S $####26 UNUSED SOFTWARE SERVICE (SWSR)
S $####28 UNUSED UNUSED
S $####2A UNUSED UNUSED
S $####2C UNUSED UNUSED
S $####2E UNUSED UNUSED
S $####30 TEST MODULE MASTER SHIFT A (TSTMSRA)
S $####32 TEST MODULE MASTER SHIFT B (TSTMSRB)
S $####34 TEST MODULE SHIFT COUNT (TSTSC)
S $####36 TEST MODULE REPETITION COUNTER (TSTRC)
S $####38 TEST MODULE CONTROL (CREG)
S/U $####3A TEST MODULE DISTRIBUTED (DREG)
S $####3C UNUSED UNUSED
S $####3E UNUSED UNUSED
S/U $####40 UNUSED PORT C DATA (PORTC)
S/U $####42 UNUSED UNUSED
S $####44 CHIP-SELECT PIN ASSIGNMENT REGISTER (CSPAR0)
S $####46 CHIP-SELECT PIN ASSIGNMENT REGISTER (CSPAR1)
S $####48 CHIP-SELECT BASE ADDRESS REGISTER BOOT (CSBARBT)
S $####4A CHIP-SELECT OPTION REGISTER BOOT (CSORBT)
S $####4C CHIP-SELECT BASE ADDRESS REGISTER 0 (CSBAR0)
S $####4E CHIP-SELECT OPTION REGISTER 0 (CSOR0)
S $####50 CHIP-SELECT BASE ADDRESS REGISTER 1 (CSBAR1)
S $####52 CHIP-SELECT OPTION REGISTER 1 (CSOR1)
S $####54 CHIP-SELECT BASE ADDRESS REGISTER 2 (CSBAR2)
S $####56 CHIP-SELECT OPTION REGISTER 2 (CSOR2)
S $####58 CHIP-SELECT BASE ADDRESS REGISTER 3 (CSBAR3)
S $####5A CHIP-SELECT OPTION REGISTER 3 (CSOR3)

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3.1.5 Le module Queued Serial Module (QSM)

Le module Queued Serial Module comprend :


- un port d’entrée sortie tout ou rien
(3 sorties utilisables sur la carte EID210),
- une liaison série asynchrone
(de type RS232),
- une liaison série synchrone de type SPI.

Les différents éléments du module QSM se


pilotent grâce à une banque de registres dont
la liste est donnée ci-après.
Se reporter à la documentation technique du
constructeur pour plus de renseignements.

15 78 0
$YFFC00 QSMCR
$YFFC02 QTEST SUPERVISOR-ONLY DATA SPACE
$YFFC04 QILR QIVR
$YFFC06 RESERVED
$YFFC08 SCCR0
$YFFC0A SCCR1
$YFFC0C SCSR
$YFFC0E SCDR
$YFFC10 RESERVED
$YFFC12 RESERVED
$YFFC14 RESERVED PORTQS
ASSIGNABLE DATA SPACE
$YFFC16 PQSPAR DDRQS
(SUPERVISOR-ONLY OR UNRESTRICTED)
$YFFC18 SPCR0
$YFFC1A SPCR1
$YFFC1C SPCR2
$YFFC1E SPCR3 SPSR
$YFFC20-FF RESERVED
$YFFD00-1F RECEIVE RAM
$YFFD20-3F TRANSMIT RAM QUEUE RAM
$YFFD40-4F COMMAND RAM

Y = m111 where m is the modmap bit in the SIM MCR (Y = $7 or $F).

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3.1.6 Le module Time Processeur Unit (TPU)
Le module Time Process Unit comprend :
16 lignes indépendantes programmables (repérées CH0 ouTPU0 à CH15 ou TPU15),
fonctionnement autonome, sans intervenir au niveau du CPU32,
gestion de priorité.

Chaque ligne TPU est gérée par des bits de contrôle inclus dans des registres de contrôles. Une zone
RAM de données lui est également réservée.

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Les différents éléments du module TPU se pilotent grâce à une banque de registres dont la liste est
donnée ci-après.
Access Adresse Nom 15 8 7 0
S $###E00 TPUMCR TPU module configuration register
S $###E02 TCR TPU test configuration register
S $###E04 DSCR Development support control register
S $###E06 DSSR Development support status register
S $###E08 TICR TPU Interrupt configuration register
S $###E0A CIER Channel interrupt enable register
S $###E0C CFSR0 Channel function select register 0
S $###E0E CFSR1 Channel function select register 1
S $###E10 CFSR2 Channel function select register 2
S $###E12 CFSR3 Channel function select register 3
S/U $###E14 HSQR0 Host sequence register 0
S/U $###E16 HSQR1 Host sequence register 1
S/U $###E18 HSRR0 Host service request register 0
S/U $###E1A HSRR1 Host service request register 1
S $###E1C CPR0 Channel priority register 0
S $###E1E CPR1 Channel priority register 1
S $###E20 CISR Channel interrupt status register
S $###E22 LR Link register
S $###E24 SGLR Service grant number register
S $###E26 DCNR Decoded channel number register
S $###E28 TPUMCR2 TPU2 module configuration register 2 (TPU 2 only)
S $###F00-$###F0E Channel 0 parameter registers
S $###F10-$###F1E Channel 1 parameter register
S $###F20-$###F2E Channel 2 parameter register
S $###F30-$###F3E Channel 3 parameter register
S $###F40-$###F4E Channel 4 parameter register
S $###F50-$###F5E Channel 5 parameter register
S $###F60-$###F6E Channel 6 parameter register
S $###F70-$###F7E Channel 7 parameter register
S $###F80-$###F8E Channel 8 parameter register
S $###F90-$###F9E Channel 9 parameter register
S $###FA0-$###FAE Channel 10 parameter register
S $###FB0-$###FBE Channel 11 parameter register
S $###FC0-$###FCE Channel 12 parameter register
S $###FD0-$###FDE Channel 13 parameter register
S $###FE0-$###FEE Channel 14 parameter register
S $###FF0-$###FFE Channel 15 parameter register

Se reporter à la documentation technique du constructeur pour plus de renseignements.

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Les fonctions possibles avec les lignes TPU (Les codes fonction sont à charger dans les registres
destinés à cet effet (CFSR0 à CFSR3).

Nom de la fonction Code de la Host service Request code Host Sequence Code
fonction
PPWA $F 0=None 0 = 24 bit period
1= non utilisé 1 = 16 bit periode + link
2=initialisation 2 = 24 bit pulse width
3= non utilisé 3 = 16 bit pulse width + link
OC $E 0 = none 0 = execute all functions
Output Compare 1 = host initialed pulse mode 1 = execute all functions
2 = non utilisé 2 = only update TCRn parameters
3=continuous pulse mode 3 = only update TCRn parameters
SM $D 0 = none Non utilise
Stepper motor 1= none
2= initialization
3 = step request
PSP $C 0 = none 0 = pulse width set by angle
Position-synchronized 1 = immediate update request 1 = pulse width set by time
pulse generator 2= initializatio 2 = pulse width set by angle
3= force change 3= pulse width set by time
PMA/PMM $B 0 = none 0 = PMA bank mode
Period measurement 1 = initialization 1 = PMA count mode
with additional 2 = non utilise 2 = PMM bank mode
missing transition 3= non utilise 3= PMM count mode
detect
ITC $A 0 = none 0 = no link, single mode
Input Capture/ input 1 = initialization 1 = no link, continuous mode
transition counter 2 = non utilise 2 = link, single mode
3= non utilise 3 = link, continuous mode
PWM $9 0 = none Non utilise
Pulse Width 1 = Immediate update request
Modulation 2 = initialization
3 = non utilise
DIO $8 0 = None 0 = trans mode = record pin on
Discrete Input/ouput 1 = Force ouput High transition
2 = force ouput Low 1 = Match mode record pin at
3 = initilization, input spcecified MATCH_RATE
3 = initialization, periodic input, 2 = Record pin state on HSR11
3= update pin status parameter
SPWM $7 0 = none 0 = mode 0
Synchronized pulse 1 = non utlisé 1 = mode 1
width modulation 2 = initialization 2 =mode 2
3 = Immediate update request 3 = non utilise
QDEC $6 0x = no action X0 = primary channel
Quadrature decode 10 = read TCR1 X1 = secondary channel
11 = Initialize

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Function Function Host Service Request Code Host Sequence


Name Code Code*
PTA $F 0 = No host service 0 = High time accumulate
Programmable Time 1 = No effect 1 = Low time accumulate
Accumulator 2 = No effect 2 = Period accumulate – rising
3 = Initialize function 3 = Period accumulate – falling
Queued Output $E 0 = No Host Service 0 = Single-shot mode
Match (QOM) 1 = Initialize, No Pin Change 1 = Loop Mode
2 = Initialize, Pin Low 2 = Continuous Mode
3 = Initialize, Pin High 3 = Continuous Mode
TSM $D 0 = No Host Service 0 = Rotate PIN_SEQUENCE once
Table Stepper Motor 1 = Initialize, Pin Low between steps, local mode
2 = Initialize, Pin High acceleration table
3 = Move Request (Master Only) 1 = Rotate PIN_SEQUENCE once
between steps, split mode
acceleration table
2 = Rotate PIN_SEQUENCE twice
between steps, local mode
acceleration table
3 = Rotate PIN_SEQUENCE twice
between steps, split mode
acceleration table
FQM $C 0 = No Host Service 0 = Begin with Falling Edge –Single-
Frequency Measure- 1 = Undefined Shot Mode
ment 2 = Initialize 1 = Begin with Falling Edge –
3 = Undefined Continuous Mode
2 = Begin with Rising Edge – Single-
Shot Mode
3 = Begin with Rising Edge –
Continuous Mode
UART $B 0 = No Host Service 0 = No Parity
Asynchronous 1 = Not used 1 = No Parity
Receiver/Transmitter 2 = Receive 2 = Even Parity
3 = Transmit 3 = Odd Parity
NITC $A 0 = No Host Service 0 = Single Shot, No Links
New Input Transition 1 = Initialize TCR Mode 1 = Continual, No Links
Counter 2 = Initialize Parameter Mode 2 = Single Shot, Links
3 = Not Used 3 = Continual, Links
COMM $9 0 = No host service request 0 = Sensorless match update mode
Multiphase Motor 1 = Not used 1 = Sensorless match update mode
Commutation 2 = Initialize or force state 2 = Sensorless link update mode
3 = Initialize or force immediate 3 = Sensored mode
state test
HALLD $8 0 = No host service 0 = Channel A
1 = Not used 1 = Channel B
2 = Initialize – two channel mode 2 = Channel B
3 = Initialize – three channel 3 = Channel C (3-channel mode
mode only)
MCPWM $7 0 = No Host Service 0 = Edge-Aligned Mode
Multichannel PWM 1 = Initialize as Slave (Inverted) 1 = Slave A Type CA Mode
2 = Initialize as Slave (Normal) 2 = Slave B Type CA Mode
3 = Initialize as Master 3 = Slave B Type CA Mode
FQD $6 0 = No Host Service Request 0 = Primary Channel – Normal Mode
Fast Quadrature 1 = Not Used 1 = Secondary Channel – Normal
Decode 2 = Read TCR1 Mode
3 = Initialize 2 = Primary Channel – Fast Mode
3 = Secondary Channel – Fast Mode

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3.2 La flash EPROM


Sur la carte 68332, on dispose d’un support PLCC 32 points, pour la mémoire de type ROM au
standard JEDEC permettant l’implantation d’une flash eprom de :
128 Ko x 8 de type 29F010,
256 Ko x 8 de type 29F020,
512 Ko x 8 de type 29F040.
Par défaut, c’est une FLASH EPROM de type 29F010 de 128 Ko x 8.
Signal Largeur du bus Type d’accès Adresse de base Taille
CSBOOT 8 bits Lecture 0x00000000 128 Ko

3.3 La mémoire RAM


Sur le module EID 210 000, il y a deux ram de 128 Ko x 8 en boîtier SO32 permettant d’avoir une ram
de 128 K x 16.
Signal Largeur du bus Type d’accès Adresse de base Taille
CS_RAM_L 8 bits Lecture/écriture 0x0800000 128 Ko
CS_RAM_U 8 bits Lecture/écriture 0x0800000 128 Ko
Avec :
CS_RAM_L : ram pour les adresses impaires,
CS_RAM_U : ram pour les adresses paires.

3.4 L’EPLD de contrôle


L ‘EPLD utilisé est u MACH 4-128/64 en boîtier PQFP 100 broches de chez LATTICE-
SEMICONDUCTEUR.
L’epld gère les fonctions suivant :
Etat du RESET du microcontrôleur,
Décodage de l’accès à l’EPLD du port
Gestion des lignes d’interruptions,
Signal de contrôle Largeur du bus Type d’accès Adresse de base
CS_CTRL 16 bits Lecture/écriture 0x0900000

3.4.1 L’état RESET


Le tableau suivant décrit la configuration imposé par l’EPLD de contrôle lors du RESET :
Broche Etat Description
D0 0 CSBOOT accès en mode 8 bits à la PROM
D1 1 Validation des lignes CS0, CS1 et CS2
D2 1 Validation des lignes CS3, CS4 et CS5
D7 1 Validation des lignes CS10 à CS6
D8 1 Validation des lignes DSACK0 DSACK1 AVEC DS AS SIZ1 et
SIZ0
D9 1 Validation des lignes IRQ1 à IRQ7 et MODCLK
D11 1 Test mode non actif
MODCLK 1 Utilisation du VCO interne
BKPT 1 Background mode désactivé

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3.4.2 Les registres de l’EPLD de contrôle


Le registre d’état de la carte :

Nom du registre Adresse Type d’accès


REG_ETAT 0x090000 Lecture

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
RESET CAN USB IRQ4 IRQ3 IRQ2 IRQ1 CNTRL Numéro de version

Avec :
RESET : état de la ligne reset,
CAN : état de convertisseur analogique numérique (test de fin de conversion),
USB : Ligne d’interruption provenant du driver USB,
IRQ4à IRQ1 : Ligne d’interruption provenant du bus PC104,
CNTRL : état de l’entrée contrôle (bouton poussoir contrôle).
Le registre de contrôle
Nom du registre Adresse Type d’accès
REG_CNTRL 0x090002 Lecture/ Ecriture

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
X X X VAL_IRQ_PORT X X XX VAL_IRQ_CTRL X X X X X X X X

Avec :
• VAL_IRQ_PORT : validation de la prise en compte de l’interruption provenant du
port d’extension
• VAL_IRQ_CTRL : validation de la prise en compte de l’interruption provenant de
l’entrée contrôle.
Le flag doit être mis à 1 pour faire remonter la ligne d’interruption correspondant, puis le mettre à 0
pour permettre la prise en compte de la prochaine interruption.

Le registre de validation des interruptions

Nom du registre Adresse Type d’accès


VAL_IRQ 0x090004 Lecture/ Ecriture

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
X USB IRQ4 IRQ3 IRQ2 IRQ1 CAN CNTRL X

Pour valider une ligne d’interruption, il faut écrire un 1, un 0 inhibe la ligne d’interruption.
Au RESET, toutes les interruptions sont inhibées.

Ligne IRQ Priorité source


7 7 (maximale) USB
6 6 IRQ4
5 5 IRQ3
4 4 IRQ2
3 3 IRQ1
2 2 CAN
1 1 (minimale) CNTRL

Remarque : les lignes d’interruptions du bus PC104 (IRQ1-IRQ3) sont actives sur un front montant.
Le registre d’état donne l’état des lignes irq. Mais les signaux qui vont sur le 68332 sont mis en forme
(actif sur un front descendant).

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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000
3.4.3 Décodage de l’accès à l’Epld gérant le port C
L’Epld de contrôle donne accès à l’epld gérant le port C pour les adresses 0x0900100 et 0x0900102.
Pour plus de détail se reporter au chapitre suivant (l’EPLD gérant le port C ).

3.5 L’EPLD gérant le port C


PC0 17
Pour gérer le port « c », il y a un EPLD. Les
lignes du port « C » sont accessibles sur le port PC1 18
d’extension. EPLD PC2 19
L ‘EPLD utilisé est un MACH 4-64/32 en boîtier gérant PC3 20
PLCC 44 broches de chez LATTICE- le port PC4 21
SEMICONDUCTEUR. “C” PC5 22
PC6 23
PC7 24

Port d’extension
Pour accéder au port « C », il y a deux registres :
a- Le registre d’état du port « C » :

Nom du registre Adresse Type d’accès


PORT_C 0x0900100 Lecture/ Ecriture

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
PC7 PC6 PC5 PC4 PC3 PC2 PC1 PC0 Non utilisé
Le bit PCx donne accès à la ligne x du port C.

b- Le registre de direction des lignes du port « C »


Nom du registre Adresse Type d’accès
DIR_PORT_C 0x0900102 Lecture/ Ecriture

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
D_PC7 D_PC6 D_PC5 D_PC4 D_PC3 D_PC2 D_PC1 D_PC0 Non utilisé
Avec D_PCx :
0 ligne « x » en entrée,
1 ligne « x » en sortie.
Le signal donnant accès à l’epld est CS_PORT :
Signal de contrôle Largeur du bus Type d’accès Adresse de base
CS_PORT 8 bits Lecture/écriture 0x0900100

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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000

3.6 Le convertisseur analogique numérique


Le convertisseur analogique numérique utilisé est le MAX196 de chez MAXIM.
Les 6 entrées analogiques sont accessibles à travers le port d’extension de la carte EID210.
C’est un convertisseur analogique numérique 12 bits, ayant 6 entrées configurable en unipolaires ou en
bipolaires.
Signal de contrôle Largeur du bus Type d’accès Adresse de base
CS_CAN 16 (12 significatif) Lecture/écriture 0x0B20000

3.6.1 Registre de contrôle


D7 D6 D5 D4 D3 D2 D1 D0
PD1 PD0 ACQMOD RNG BIP A2 A1 A0
Sélection de l’horloge et du mode veuille
PD1 PD0 Description
0 0 Mode normal avec horloge externe
0 1 Mode normal avec horloge interne
1 0 Mise en veuille (Vref actif)
1 1 Mise en veuille totale (Vref non actif)
Mode d’acquisition
L’acquisition peut être contrôlé soit de manière interne (ACQMOD=0), ou soit de manière externe
(ACQMOD=1).

Sélection de la polarité et de la plage d’entrée


BIP RNG Plage
0 0 0 à +5 V
0 1 0 à +10 V
1 0 -5 V à +5 V
1 1 -10 V à +10V
Sélection de la voie
A2 A1 A0 voie Signal
0 0 0 0 EA0
0 0 1 1 EA1
0 1 0 2 EA2
0 1 1 3 EA3
1 0 0 4 EA4
1 0 1 5 EA5

3.6.2 Lancement de la conversion


Pour démarrer la conversion, il suffit d’écrire dans le registre de contrôle du convertisseur analogique
numérique.
Si l’utilisateur écrit dans le registre de contrôle avant la fin de conversion, il relance la conversion avec
les nouveaux paramètres du registre de contrôle.
Lorsque l’entrée est configurée en bipolaire, le résultat est en complément à deux décalé.
3.6.3 Test de la fin de conversion et lecture du résultat de conversion
Pour tester la fin de conversion, il faut tester l’état de la ligne IRQ_CAN. Pour accéder à cette
information il faut lire le bit 14 du registre d’état de l’EPLD de contrôle.
Le registre de contrôle est accessible à l’adresse 0x090000
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
IRQ_CAN

Pendant la conversion, le signal IRQ_CAN est à l’état haut. Il passe à l’état bas à la fin de la
conversion.
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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000

3.7 Le convertisseur numérique analogique


Le convertisseur numérique analogique utilisé U6
est le MAX506 de chez MAXIM. Vréf.
C’est un convertisseur numérique analogique D15 N
8 bits, unipolaire disposant de 4 sorties Bus de
analogique. La tension de référence des données
sorties analogiques provient du convertisseur D8 SA0
analogique numérique. Elle est égale à 4,096 SA1
V. A1 SA2
A0 SA3

Le signal de sélection du convertisseur A


numérique analogique est CS_CNA :
Signal de contrôle Largeur du bus Type d’accès Adresse de base
CS_CNA 8 bits Ecriture 0x0B10000

Les adresses des différentes sorties sont:


SA0 ->$B10000, SA1 -> $B10001, SA2 -> $B10002 et SA3 -> B10003

La caractéristique de sortie du convertisseur est


donnée ci contre.
Vréf

La tension de référence Vréf=4,096 V.

0 0xFF

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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000

3.8 L’interface PC104 8 bits


Le bus PC104 est la version industriel du bus ISA. Sur la carte 68332, il y a d’implanter un bus PC104
8 bits, permettant de piloter des cartes gérant des ports d’entrées et de sorties.

B Nom Description A Nom Description


1 GND Masse 1 Non connecté
2 B_RST Reset actif à l’état 1 2 B_D7
3 VCC Alimentation +5V 3 B_D6
4 4 B_D5
5 Non connecté 5 B_D4 Ligne du bus de donnée
6 6 B_D3
7 -12 V Alimentation –12 V 7 B_D2
8 Non connecté 8 B_D1
9 + 12 V Alimentation + 12 V 9 B_D0
10 10 B_IOCHRDY
11 Non connecté 11 B_AEN Adresse valide sur le bus
12 12
13 B_WE Signal d’écriture 13
14 B_OE Signal de lecture 14
15 15
16 16
17 Non connecté 17 Non connecté
18 18
19 19
20 B_E Horloge du bus 20
21 Non connecté 21
22 22 B_A9
23 B_IRQ3 23 B_A8
24 B_IRQ2 Ligne d’interruption 23 B_A7
25 B_IRQ1 25 B_A6
26 Non connecté 26 B_A5 Bus d’adresse
27 27 B_A4
28 BALE 28 B_A3
29 VCC Alimentation + 5 V 29 B_A2
30 Non connecté 30 B_A1
31 GND Masse 31 B_A0

L’interface PC104 est réalisée avec des buffers 74HC245 et 74 HC244.

Signal de contrôle Largeur du bus Type d’accès Adresse de base


CS_BUS 8 bits Lecture/écriture

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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000

3.9 Le port d’extension


Le module EID 210 000 dispose d’un port d’extension ayant les caractéristiques suivantes :
• 24 Entrées / sorties bidirectionnelles de type TTL (0 –5 V) :
o 16 E/S sont issues du TPU du 68332,
o 8 E/S proviennent de l’EPLD gérant le port.
• 6 entrées analogiques configurables en unipolaire ou bipolaire,
• 4 sorties analogiques unipolaire 0 –2.5V.

Les 16 entrées/sorties tout ou rien sont protégées en surtensions et inversion de tension par des diodes
transils.

Le port d’extension est accessible à travers un connecteur HE10-40 points dont le brochage est le
suivant :

Nom Numéro Type Description


de broche
VCC 1, 2 Alimentation Alimentation + 5V
PA0 3 Ligne TPU0 du 68332
PA1 4 Ligne TPU1 du 68332
PA2 5 Entrée / sortie Ligne TPU2 du 68332
PA3 6 Tout ou rien Ligne TPU3 du 68332
PA4 7 Compatible TTL Ligne TPU4 du 68332
PA5 8 Ligne TPU5 du 68332
PA6 9 Ligne TPU6 du 68332
PA7 10 Ligne TPU7 du 68332
PB0 11 Ligne TPU8 du 68332
PB1 12 Ligne TPU9 du 68332
PB2 13 Ligne TPU10 du 68332
PB3 14 Ligne TPU11 du 68332
PB4 15 Ligne TPU12 du 68332
PB5 16 Ligne TPU13 du 68332
PB6 17 Ligne TPU14 du 68332
PB7 18 Ligne TPU15 du 68332
PC0 19
PC1 20
PC2 21
PC3 22 Ligne du port « C »
PC4 23
PC5 24
PC6 25
PC7 26
GND 27,40 Référence tension Masse
IRQ_PORT 28 Entrée d’interruption Ligne d’interruption du port
EA0 29
EA1 31 Entrée analogique
EA2 33 Unipolaire ou
EA3 35 bipolaire Entrée analogique allant vers le
EA4 37 convertisseur analogique numérique
EA5 39
SA0 32
SA1 34 Sortie analogique Sortie analogique provenant du
SA2 36 unipolaire convertisseur numérique analogique
SA3 38

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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000

3.10 L’alimentation
La carte 68332 doit être alimenté par une tension comprise entre 7 et 12 V AC ou DC. Il y a un pont
de Graetz, puis un régulateur de tension générant le +5V.
DO1

SW1
F1
1 2
D1 VCC

2
FUSE
ULTIMATE U1
J1 LM7805C/TO220 R1
D2 4 - + 1 1 3
1 IN OUT
2 P6KE12 1.5 K D3

GND
CON2 C1
RS407L 2200 µF C2 LED
100 nF

2
DO2

AGND

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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000

4 CONFIGURATION ET "MAPPING" MEMOIRE


4.1 Configuration du 68332

4.1.1 Configuration générale


SIMCR: Registre de configuration du module
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
EXOFF FRZSW FRZBM 0 SLVEN 0 SHEN SUPV MM 0 0 IARB
0 1 0 0 0 0 0 0 1 1 0 0 1 1 1 1
EXOFF=0 ! Horloge interne
FRZSW=1 ! chien de garde et timer désactivé
FRZBM=0 ! bus moniteur actif
SLVEN=0 ! test mode désactivé
SHEN=00 !
SUPV=1 ! Registre accessible en mode superviseur
MM=1 ! Registre interne de $FFF000 à $FFFFFF
IARB=$F ! priorité maximum
Soit en définitive: SIMCR=$40CF

SYNCR Registre de control de l’horloge


15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
W X Y EDIV 0 0 SLIMP SLOCK RSTEN STSIM STEXT
1 0 011110 0 0 0 0 0 0 0
W=1, X=0, Y=011110, diviseur de 512, fréquence=16,253 MHz
Soit en définitive: SYNCR=$9E00

4.1.2 Configuration des chip selects


EPROM :
Adresse de base $0000 0000, taille 128 Ko -> CSBARBT=$0006
Mode Asynchrone, Upper Byte,R,DS,2 Wait,SU Space, IPL all, AVEC off : -> CSORBT=$5CB0

RAM UPPER
Adresse de base $00080000, taille 128 Ko -> CSBAR0=$0084
Mode Asynchrone, Upper, R/W,DS,0 Wait,SU Space, IPL all, AVEC off -> CSOR0=$5930

RAM LOWER
Adresse de base $00080000, taille 128 Ko -> CSBAR1=$0084
Mode Asynchrone, Lower, R/W,DS,0 Wait,SU Space, IPL all, AVEC off -> CSOR1=$3930

CTRL
Adresse de base $000C0000, taille 2 Ko -> CSBAR2=$00C0

Mode Asynchrone,Both,R/W,DS,2 Wait, S/U Space, IPL All, AVEC off -> CSOR2=$7CB0

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dms didalab Notice technique: carte processeur EID 210 Référence: EID 210 000

4.2 Le mapping mémoire

0x00000000
Flash EPROM 128 Ko x 8
0x0001FFFF
Non utilisé
0x0800000
Ram 128 Ko x 16
0x081FFFF
Non utilisé
0x0900000
EPLD de contrôle 2 Ko x 16

0x0900100
PORT C
0x0900102

0x0900800
Non utilisé
0x0B10000
CNA 2 Ko x 8
0x0B10800
Non utilisé
0x0B20000
CAN 2 Ko x 16
0x0B20800
Non utilisé
0x0B30000
Bus PC 104 2 Ko x 8
0x0B30800
Non utilisé
0x0FF0000
Registre interne du 68332
0x0FFFFFF

Page: 24 / 32
5 LES SCHEMAS
5.1 Le schéma hiérarchique
USB et RS232
Alimentation
RXD

TXD
PQS[0..6]
PQS[0..6]

D[0..15]
Alimentation
A[0..18]
OEN
CPU Control et décodage OEN
R/WN
D[0..15] WEN
D[0..15] D[0..15] CS_USB

TXD

RXD
A[0..18] CS_USB
A[0..18] A[0..18]
IRQ_USB IRQ_USB

PQS[0..6]
SIZ[0..1]
SIZ[0..1] SIZ[0..1] RESET
CLK RESET
CLKOUT CLKOUT
com série
AS AS Bus d'extension

DS DS
DSACK[0..1] D[0..15]
DSACK[0..1] DSACK[0..1] D[0..15]
A[0..18]
CS_CTRL CS_CTRL A[0..18]
CS_USB BUS_CS[1..6]
CS_USB BUS_CS[1..6] BUS_CS[1..6]
BUS_IRQ[1..4]
IACK_CTRL IACK_CTRL BUS_IRQ[1..4] BUS_IRQ[1..4]
IRQ[1..7] OEN_BUS
IRQ[1..7] IRQ[1..7] OEN_BUS OEN_BUS

AVEC AVEC
R/WN
R/WN R/WN CLK_BUS CLK_BUS
OEN
OEN OEN RWN_BUS RWN_BUS

CS_CAN WPROM WPROM


CS_CAN IRQ_PORT
CSBOOT CSBOOT
bus
CS_CNA RESET
CS_CNA RESET RESET CNA ET CAN

MODCLK MODCLK IRQ_CAN

TPU[0..15]
PC[0..7]
CS_BUS IRQ_CAN IRQ_CAN
CS_BUS CS_BUS CS_CNA
CS_CNA
CPU et mémoire CTRL PC[0..7] CS_CAN
Port d'extension CS_CAN
TPU[0..15] D[0..15]
TPU[0..15] IRQ_PORT D[0..15]
A[0..18]
A[0..18]
OEN
PC[0..7]

OEN
R/WN
WEN
EA[0..5]
EA[0..5] EA[0..5]
SA[0..3]
SA[0..3] SA[0..3]

Port d'extension CNA et CAN

Title
Schéma hierarchique

Size Document Number Rev


A4 68332 EID 210 000 1

Date: Wednesday, September 05, 2001 Sheet 1 of 8

Page: 23 /23
dms didalab EID 210 000

5.2 Les alimentations et filtrages


DO1

SW1
F1
1 2
D1 VCC

2
FUSE
ULTIMATE U1
J1 LM7805C/TO220 R1
D2 4 - + 1 1 3
1 IN OUT
2 P6KE12 1.5 K D3
CON2 C1

GND
RS407L 2200 µF C2 LED

3
100 nF

2
DO2

AGND

VDD
VCC
Découplage CPU 68332

C3 C4 C5 C6 C7 C8 C9 C10 C11 C12 C13 C14 C15


47 nF 47 nF 47 nF 47 nF 47 nF 47 nF 47 nF 47 nF 47 nF 47 nF 47 nF 47 nF 47 nF

VSS

Title
Alimentation

Size Document Number Rev


A4 68332 1

Date: Thursday, September 06, 2001 Sheet 2 of 8

Page: 26 / 32
dms didalab EID 210 000

5.3 L'interface pour Bus "PC104"


VCC
D[0..15]
U2
D8 2 18 B_D0 J2
D9 3 A1 B1 17 B_D1
D10 4 A2 B2 16 B_D2 B_RST B1 A1 B_D7 R37 R38 R39
D11 5 A3 B3 15 B_D3 B2 A2 B_D6 10 K 10 K 10 K
A4 B4 VCC B3 A3 B_D5
D12 6 14 B_D4
D13 7 A5 B5 13 B_D5 B4 A4 B_D4 B_I B_I B_I J9
D14 8 A6 B6 12 B_D6 B5 A5 B_D3 +12V
RQ1 RQ2 RQ3
D15 9 A7 B7 11 B_D7 -12V B6 A6 B_D2 1
A8 B8 B7 A7 B_D1 -12V 2
DIR_BUS 1 +12V B8 A8 B_D0 3
VAL_BUS 19 DIR B9 A9 B_IOCHRDY CON3
OE B10 A10 B_AEN
20 B11 A11
VCC /B_WE B12 A12
74HC245 /B_OE B13 A13
B14 A14
B15 A15
A[0..18] B16 A16
U3
A0 2 18 B_A0 B17 A17
1A1 1Y1 B18 A18
A1 4 16 B_A1
A2 6 1A2 1Y2 14 B_A2 B_E B19 A19
A3 8 1A3 1Y3 12 B_A3 B20 A20 VCC VCC
1A4 1Y4 B21 A21 B_A9
A4 11 9 B_A4 B_IRQ3 B22 A22 B_A8
A5 13 2A1 2Y1 7 B_A5 B_IRQ2 B23 A23 B_A7
A6 15 2A2 2Y2 5 B_A6 B_IRQ1 B24 A24 B_A6 C19 C18
A7 17 2A3 2Y3 3 B_A7 B25 A25 B_A5 100 nF 100 nF
2A4 2Y4 B26 A26 B_A4
1 BALE B27 A27 B_A3
19 1OE B28 A28 B_A2
A8 2OE VCC B29 A29 B_A1
A9 20 B30 A30 B_A0 VCC VCC
VCC B31 A31
74HC244/LCC PC31

C16 C17
100 nF 100 nF

U4 U5
2 18 B_IRQ1 2 18 BUS_IRQ1
OEN_BUS 4 1A1 1Y1 16 /B_OE B_IRQ2 4 1A1 1Y1 16 BUS_IRQ2
OEN_BUS RWN_BUS 1A2 1Y2 /B_WE B_IRQ3 1A2 1Y2 BUS_IRQ3
6 14 6 14
RWN_BUS CLK_BUS 1A3 1Y3 B_E 1A3 1Y3 BUS_IRQ4
8 12 8 12
CLK_BUS 1A4 1Y4 IRQ_PORT 1A4 1Y4
RST_BUS 11 9 B_RST A8 11 9 B_A8
BUS_CS[1..6] BUS_CS1 ALE_BUS 2A1 2Y1 BALE A9 2A1 2Y1 B_A9 BUS_IRQ[1..4]
13 7 13 7
BUS_CS2 DIR_BUS AEN_BUS 15 2A2 2Y2 5 B_AEN 15 2A2 2Y2 5
BUS_CS3 IOCHRDY 17 2A3 2Y3 3 B_CS3 B_IOCHRDY 17 2A3 2Y3 3 IOCHRDY
BUS_CS4 VAL_BUS 2A4 2Y4 2A4 2Y4
BUS_CS5 AEN_BUS 1 1
BUS_CS6 RST_BUS 19 1OE 19 1OE
2OE 2OE Title
20 20 Bus d'extension
VCC VCC
74HC244 74HC244 Size Document Number Rev
A4 68332 1

Date: Thursday, September 06, 2001 Sheet 3 of 8

Page: 27 / 32
dms didalab EID 210 000

5.4 Les convertisseur Analogique -> Numérique et Numérique –> Analogiques


EA[0..5]

U6
D15 7 4 REFOUT
D14 D7 VREF D[0..15]
8 U7
D13 9 D6 EA0 16 14 D0
D12 10 D5 2 SA0 EA1 17 CH0 D0 13 D1
D11 11 D4 VoutA 1 SA1 EA2 18 CH1 D1 12 D2
D10 12 D3 VoutB 20 SA2 EA3 19 CH2 D2 11 D3
D9 13 D2 VoutC 19 SA3 EA4 20 CH3 D3 10 D4
A[0..18] D1 VoutD EA5 CH4 D4 D5
D8 14 21 9
D0 CH5 D5 8 D6
A1 16 25 D6 7 D7
A0 A1 SA[0..3] OEN RD D7 D8
17 26 6
A0 WEN WR D8 D9
15 5
CS_CNA WR D9 D10
23 4
REFADJ D10 3 D11
3 18 1 D11 D12
VSS VDD VCC CLKIN D13
C20 24
4.7 µF 2 INT D14
CS_CAN CS D15
6 5 C21 22
DGND AGND 100 pF REFOUT
MAX506 MAX196/SO IRQ_CAN
IRQ_CAN

C22
10 nF

Title
Convertisseur N->A et A->N

Size Document Number Rev


A4 68332 1

Date: Wednesday, September 05, 2001 Sheet 4 of 8

Page: 28 / 32
dms didalab EID 210 000

5.5 Les interfaces pour communications série


R33 1.5K
PCS1

R34 1.5K D10 LED JP1


PCS2 MOSI 1 2 MISO VCC
VCC
D11 LED JUMPER
R35 1.5K PCS3
R24
D12 LED R22 R23 2.7 K
2.7 K 2.7 K

PQS[0..6] PQS0 MISO


CONN DSUB 9-P
PQS1 MOSI
1 U8 PQS2 SCK
6 1 13 12 PQS3 /SS
6 2 8 R1IN R1OUT 9 PQS4 PCS1
2 R2IN R2OUT RXD PQS5 PCS2
7 11 14
7 TXD T1IN T1OUT PQS6 PCS3
3 10 7
8 3 T2IN T2OUT
8 4 1
9 4 C23 3 C+
JP2 J10
9 5 1 µF 4 C1- VCC 1 2 1 2
5 5 C2+ 3 + + 4 MISO
2 C2- JUMPER 5 + + 6 MOSI
J3 6 V+ /SS 7 + + 8 SCK
C24 V- 9 + + 10
1 µF + +
MAX232
CON10AP

1 µF
C25 C26
1 µF R3
D+

27 R4
VCC 15 K
U9
2 6 J5
GND A 1
Y1 U10 D- 2 Alim
22 27 5 4 D+ 3 D-
6 MHz 23 XTAL1 Vout3.3 GND B 4 D+
XTAL2 R5 5 GND
D[0..15] SN65220 SHELL
D8 1 15 K
D9 2 D0 26 R6 27
D1 D+ USB-A
D10 3 25 D-
D11 4 D2 D-
D12 6 D3
D13 7 D4 D9 R7
D14 8 D5 21
D15 D6 GL VCC
9
D7
A[0..18] A0 28 13 LED 1.5 K
11 A0 CLKOut
CS_USB CS
20
RESET RST
10
ALE 19 R8 10 K
14 EOT 18
IRQ_USB INT DMACK VCC
17
15 DMREQ R9 10 K
OEN RD
16
WEN WR 12
SUSPEND
PDIUSB12
Title
RS232 et USB

Size Document Number Rev


A4 68332 1

Date: Wednesday, September 05, 2001 Sheet 5 of 8

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dms didalab EID 210 000

5.6 Le micro système


A[0..18]
DSACK[0..1]
U11 U12 U13
A1 12 13 D8 A0 12 13 D8
DSACK0 89 90 A0 A2 11 A0 D0 14 D9 A1 11 A0 DQ0 14 D9
DSACK1 88 PE0/DSACK0 A0 20 A1 A3 10 A1 D1 15 D10 A2 10 A1 DQ1 15 D10
AVEC 87 PE1/DSACK1 A1 21 A2 A4 9 A2 D2 17 D11 A3 9 A2 DQ2 17 D11
AVEC PE2/AVEC A2 A3 A3 D3 D12 A4 A3 DQ3 D12
86 22 A5 8 18 8 18
AS 82 PE3/RMC A3 23 A4 A6 7 A4 D4 19 D13 A5 7 A4 DQ4 19 D13
AS DS PE4/AS A4 A5 A5 D5 D14 A6 A5 DQ5 D14
85 24 A7 6 20 6 20
DS SIZ0 PE5/DS A5 A6 A6 D6 D15 A7 A6 DQ6 D15
81 25 A8 5 21 5 21
SIZ1 80 PE6/SIZ0 A6 26 A7 A9 27 A7 D7 A8 27 A7 DQ7
PE7/SIZ1 A7 27 A8 A10 26 A8 A9 26 A8
SIZ[0..1] R/WN A8 A9 A9 A10 A9
79 30 A11 23 23
R/WN BERR R/W A9 A10 A10 A11 A10
70 31 A12 25 25
HALT 69 BERR A10 32 A11 A13 4 A11 A12 4 A11
RESET 68 HALT A11 33 A12 A14 28 A12 A13 28 A12
RESET A12 35 A13 A15 3 A13 A14 29 A13 VCC
MODCLK 78 A13 36 A14 A16 31 A14 VCC A15 3 A14
MODCLK IRQ1 PF0/MODCLK A14 A15 A17 A15 A16 A15
77 37 2 2
IRQ2 76 PF1/IRQ1 A15 38 A16 A16 A17 30 A16
IRQ3 75 PF2/IRQ2 A16 41 A17 CSRAM_U 22 A18 1 A17 C28
IRQ4 74 PF3/IRQ3 A17 42 A18 30 CS1 C27 A18 100 nF
IRQ5 73 PF4/IRQ4 A18 VCC CSRAM_U 24 CS2 100 nF OEN 24
IRQ6 72 PF5/IRQ5 112 CSBOOT R/WN 29 OE CSBOOT 22 OE
IRQ7 PF6/IRQ6 CSBOOT CSRAM_U CSBOOT WE WPROM CE
71 113 31
PF7/IRQ7 CS0 114 CSRAM_L WE
IRQ[1..7] HM628128A/SOIC
PQS0 43 CS1 115 AM29F040/LCC
PQS1 PQS0/MISO CS2 CS_CTRL
44 118 U17
PQS2 PQS1/MOSI CS3 CS_USB D0
45 119 A1 12 13
PQS3 PQS2/SCK CS4 CS_CNA A0 D0 D1
46 120 A2 11 14
PQS4 PQS3/PCS0/SS CS5 CS_CAN A1 D1 D2
47 121 A3 10 15
PQS[0..6] PQS5 PQS4/PCS1 A19/CS6 IACK_CTRL A2 D2 D3
48 122 A4 9 17
PQS6 PQS5/PCS2 A20/CS7 CS_BUS A3 D3 D4
49 123 A5 8 18
52 PQS6/PCS3 A21/CS8 124 A6 7 A4 D4 19 D5
TXD PQS7/TXD A22/CS9 A5 D5 D6
53 125 A7 6 20
RXD RXD A24/CS10 A6 D6 D7
A8 5 21
TPU[0..15] TPU0 D0 D[0..15] A7 D7
16 111 A9 27
TPU1 15 TPU0 D0 110 D1 A10 26 A8
TPU2 14 TPU1 D1 109 D2 A11 23 A9
TPU3 13 TPU2 D2 108 D3 A12 25 A10
TPU4 12 TPU3 D3 105 D4 A13 4 A11
TPU5 11 TPU4 D4 104 D5 A14 28 A12 VCC
TPU6 10 TPU5 D5 103 D6 A15 3 A13
TPU7 9 TPU6 D6 102 D7 A16 31 A14
TPU8 6 TPU7 D7 100 D8 A17 2 A15 C40
TPU9 5 TPU8 D8 99 D9 A16 100 nF
TPU10 4 TPU9 D9 98 D10 CSRAM_L 22
TPU11 3 TPU10 D10 97 D11 30 CS1
TPU12 132 TPU11 D11 94 D12 VCC CSRAM_L 24 CS2
TPU13 131 TPU12 D12 93 D13 R/WN 29 OE
TPU14 130 TPU13 D13 92 D14 WE R10 820
OEN TPU15 129 TPU14 D14 91 D15
OEN HM628128A/SOIC
WPROM TPU15 D15 R11 10 K
WPROM
128 57
T2CLK TSC 58 FREEZE
66 FREEZE/QUOT 56 BKPT/DSCK
CLKOUT MC34064/TO92 RESET
60 CLKOUT BKBP/DSCLK 55 DSI R30 2 1 RESET
62 XTAL IFETCH/DSI 54 DSO DSACK0 R26 10 K VDD IN RSET
GND

R13 10 M 61 EXTAL IPIPE/DSO DSACK1 R27 10 K


64 VDDSYN AVEC 10 K U14
2

XFC
3

R29 10 M VDD 19
R14 VSTBY SW3 SW2
MC68332 SW
330 K BERR 10 K R28 BKPT/DSCK 1 2
1

R16 R17 HALT R31


Y2 100 R/WN 10 K SW
C29
100 nF 10 K
32.768 kHz CSRAM_U IRQ1 8 R19
C
J6 R18 IRQ2 7
DS 1 2 BERR 10 K IRQ3 6
+ + VDD Title
C30 C31 C32 C33 3 4 BKPT/DSCK R20 IRQ4 5
10 nF 100 nF + + FREEZE VDD CPU et mémoires RAM et EPROM
22 pF 22 pF 5 6 IRQ5 4
RESET 7 + + 8 DSI 4.7 K IRQ6 3
VDD 9 + + 10 DSO Size Document Number Rev
IRQ7 2 1
+ + A4 68332 1
HE10-10pts 10 K SIP 8
Date: Wednesday, September 05, 2001 Sheet 6 of 8

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5.7 Les réseaux logiques programmables "EPLD"


CS_BUS
CS_BUS
D[0..15]

J8
TCK_CTRL 1 2
U15 TMS_CTRL 3 + + 4
A1 93 88 TDI_C TRL 5 + + 6
I/O0 I/O63 IRQ_CAN CS_CTRL TDO_CTRL + + VCC
A2 94 87 7 8
A3 95 I/O1 I/O62 86 A9 9 + + 10
A4 96 I/O2 I/O61 85 A10 + +
A5 97 I/O3 I/O60 84 CS_PORT
SIZ[0..1] CON10AP
A6 98 I/O4 I/O59 83
SIZ0 I/O5 I/O58 IACK_CTRL
A7 99 82
SIZ1 I/O6 I/O57 BUS_IRQ1 WPROM BUS_CS[1..6]
A8 100 81
I/O7 I/O56 ALE_BUS BUS_CS1
D0 5 76 ALE_BUS DIR_BUS BUS_CS2
D1 6 I/O8 I/O55 75 DIR_BUS IOCHRDY BUS_CS3
I/O9 I/O54 IOCHRDY VAL_BUS BUS_CS4
D2 7 74
DSACK[0..1] DSACK0 I/O10 I/O53 AEN_BUS BUS_CS5
D3 8 73 BUS_IRQ4
DSACK1 D4 9 I/O11 I/O52 72 BUS_IRQ3 RST_BUS BUS_CS6
D5 10 I/O12 I/O51 71 BUS_IRQ2
D6 11 I/O13 I/O50 70 VAL_BUS BUS_IRQ1
D7 12 I/O14 I/O49 69 CS_BUS
I/O15 I/O48 BUS_IRQ[1..4]
VCC
D8 19 62
D9 I/O16 I/O47 OEN_BUS
20 61
VCC D10 I/O17 I/O46 CLK_BUS
21 60
D11 I/O18 I/O45 AEN_BUS RW N_BUS
22 59 R32 VCC
D12 23 I/O19 I/O44 58 OEN 4.7K
D13 I/O20 I/O43 OEN
24 57
D14 25 I/O21 I/O42 56
D15 26 I/O22 I/O41 55 R/W N C34 C35
I/O23 I/O40 R/W N 100 nF 100 nF
R2
DSACK0 31 50 etat_reset 2
1.5 K DSACK1 32 I/O24 I/O39 49 IRQ1
DS 33 I/O25 I/O38 48 IRQ2 SW 4
DS I/O26 I/O37
AS 34 47 IRQ3
AS I/O27 I/O36 IRQ4 SW
D4 SIZ0 35 46
SIZ1 36 I/O28 I/O35 45 IRQ5 1
LED 37 I/O29 I/O34 44 IRQ6 U16
AVEC I/O30 I/O33
38 43 IRQ7 2 24 D15
MODCLK I/O31 I/O32 I/O0 I/O16
3 25 D14
TDI_C TRL IRQ[1..7] I/O1 I/O17
13 3 4 26 D13
etat_reset A0 18 I0/CLK0 TDI 28 TCK_CTRL 5 I/O2 I/O18 27 D12
RESET 54 I1/CLK1 TCK 27 TMS_CTRL 6 I/O3 I/O19 28 D11
RESET I2 TMS TDO_CTRL I/O4 I/O20
63 78 7 29 D10
CLKOUT I3/CLK2 TDO I/O5 I/O21
68 77 8 30 D9
IRQ_USB I4/CLK3 TRST VCC I/O6 I/O22
4 53 9 31 D8
CSBOOT I5 ENABLE I/O7 I/O23
14 36 PC7
A0 15 I/O8 I/O24 37 PC6
MACH4-128/64/PQFP100 A1 16 I/O9 I/O25 38 PC5
A2 17 I/O10 I/O26 39 PC4
A3 18 I/O11 I/O27 40 PC3
R/W N I/O12 I/O28
19 41 PC2
20 I/O13 I/O29 42 PC1
RST_BUS 21 I/O14 I/O30 43 PC0
I/O15 I/O31
PC[0..7]
10 TDI_PRT
RESET 11 TDI 13 TCK_PRT
A[0..18] A0 CLK0/I0 TCK TDO_PRT
35
A1 CS_PORT 33 TDO 32 TMS_PRT
A2 CLK1/II TM S
A3 VCC
A4 MACH4
A5
A6
A7 C36 C37 C38 C39
A8 100 nF 100 nF 100 nF 100 nF
A9
A10 IRQ_CAN Title
IRQ_CAN Décodage et control

Siz e Document Number Rev


A4 68332 1

Date: Sunday , September 16, 2001 Sheet 7 of 8

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5.8 Le port d’extension


R36
IRQ _P O RT
V CC

10 K

TP U[0..15]
TP U0 PA0
TP U1 PA1 V CC
TP U2 PA2
U20 TP U3 PA3
PA0 1 TP U4 PA4
PA1 2 I/O 1 TP U5 PA5
PA2 I/O 2 PA6
3 7 TP U6
PA3 4 I/O 3 G ND 6 TP U7 PA7 J7
PA4 5 I/O 4 G ND TP U8 PB0
PA5 I/O 5 PB1 PA0 1 2 PA1
8 TP U9
I/O 6 TP U10 PB2 PA2 3 4 PA3
TP U11 PB3 PA4 5 6 PA5
ITA 6V 1U1 7 8
TP U12 PB4 PA6 PA7
TP U13 PB5 PB0 9 10 PB1
U21 PB6 PB2 11 12 PB3
TP U14
PA6 1 TP U15 PB7 PB4 13 14 PB5
PA7 2 I/O 1 PB6 15 16 PB7
PB0 I/O 2 P C0 17 18 P C1
3 7
PB1 4 I/O 3 G ND 6 P C2 19 20 P C3
PB2 5 I/O 4 G ND P C4 21 22 P C5
PB3 8 I/O 5 P C6 23 24 P C7
I/O 6 P C[0..7] 25 26
P C0 IRQ _P O RT
P C1 EA0 27 28 IRQ _P O RT
ITA 6V 1U1 29 30
P C2 EA1 SA0
P C3 EA2 31 32 SA1
P C4 EA3 33 34 SA2
U22 P C5 EA4 35 36 SA3
PB4 1 P C6 EA5 37 38
PB5 2 I/O 1 P C7 39 40
PB6 3 I/O 2 7 CO N40A
PB7 I/O 3 G ND
4 6
P C0 I/O 4 G ND S A[0..3]
5
I/O 5 E A[0..5]
P C1 8
I/O 6

ITA 6V 1U1

U23
P C2 1
P C3 2 I/O 1
P C4 3 I/O 2 7
P C5 I/O 3 G ND
4 6
P C6 5 I/O 4 G ND
P C7 8 I/O 5
I/O 6

ITA 6V 1U1

Title
P ort d'entrées et s orties

S iz e Doc um ent Num ber Rev


A4 68332 1

Date: Thurs day , S eptem ber 06, 2001 S heet 8 of 8

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