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MICRO ELECTRONIQUE
Séquence 1 : GENERALITES
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Généralités
MICROELECTRONIQUE OPTOELECTRONIQUE
• MEMOIRES CCD
• LOGIQUES ET
• ANALOGIQUE BBD
• LINEAIRE OU NON
MICRO ELECTRONIQUE
Séquence 2 : MODELISATION DU MOSFET (METAL
OXYDE SEMICONDUCTOR FET), DE LA JONCTION P+N
ET DU TRANSISTOR BIPOLAIRE.
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Le MOSFET est le composant le plus utilisé dans la réalisation des circuits VLSI
(processeurs – mémoires). Sur le plan discret, le MOSFET est aussi un
composant de puissance.
Structure de base
Figure
On pose
D’où
ID
VDS
Il vient
ID
c Drain
constant
N N
+ +
0 L’
est le champ de jonction en inverse qui propulse les électrons vers le drain.
VGS (V) =
ID
10
Zone
Canal N linéaire 9
7
Zone
6
5
VDS
Getel / ENSP Master FOAD Télécommunications
ID
VT VGS
Schéma symbolique
G D
Ou
G Substrat
S S
D D VDS < 0
G ou G VGS < 0
VT < 0
S S
Getel / ENSP Master FOAD Télécommunications
ID VT ID
VDS VGS
-2
-3 ID < 0
-4
-5
N+ N+
Canal N préétabli
Un canal est préétabli. Ainsi, pour annuler le courant ID, il faut appliquer une
ddp VGS = VT < 0 destinée à évacuer tous les électrons du canal conducteur.
Getel / ENSP Master FOAD Télécommunications
D
G
ou
G
S
S
VDS > 0 VGS > 0 ou VGS < 0
ID 2
ID
1
0
IDSS = ID (VGS = 0)
-1
-2
VDS VT VGS
ID ID
0
3 0
VDS VG
2 IDG
1
0
-1
-2
L’analyse qui vient d’être effectuée montre que pour VDS > VDSAT, on a I D =
IDSAT = constante. Ce qui indiquerait que la conductance de sortie gd est
nulle. Dans la réalité gd est faible et non nulle. Une analyse plus rigoureuse
doit tenir compte :
Les éléments qui entrent dans les différents schémas du MOSFET peuvent être
localisés dans la structure du composant d’après le schéma ci-dessous.
S G D
RD N+
RS
N+
CSB D1 CD D2
Substrat
Getel / ENSP Master FOAD Télécommunications
Etat du Bloqué VGS < Zone ohmique VDS < Zone Saturé VDS >
Canal N VT VDSAT VDSAT
CGSO 0 ½ COX 2/3 COX
CGDO 0 ½ COX 0
CGB COX 0 0
G RD D
CG
Vgs CG gmVg CDs
RS
S
CGS, CDS, CGD sont déduit des capacités de la structure en fonction des
régimes saturés ou non.
Getel / ENSP Master FOAD Télécommunications
RD
CD CD
CGDO
D2
ID
G CGB B
CGSO D1
CSO
CSB
RS
S
Pour la conception des circuits, ces modèles sont introduits dans des
programmes de simulations de circuits électroniques sur ordinateurs tels que
ASTECS, SPICE, etc.
Canal N
On a vu que si VGS < V T alors le canal n’est pas encore établi et I D = 0. Si VGS >
VT alors ID • 0.
Getel / ENSP Master FOAD Télécommunications
Canal P
Figure
C0 = CT (Va = 0)
CD = Capacité de diffusion.
Le NPN
Getel / ENSP Master FOAD Télécommunications
Le PNP
Il vient :
On a aussi I C = I E – IB
On pose
IB = Cte
IC
VCE=Cte
IB
0 VCE
VCE=Cte
IB = Cte
V (VBE)
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Séquence 3 : LES CIRCUITS INTEGRES NUMERIQUES
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3 LES CIRCUITS INTEGRES NUMERIQUES
31 Matérialisation des fonctions logiques
311 Généralités
L’association des lois +(OR), .(AND), NOT et B2 = {0,1} permet de constituer une algèbre de
commutation. Ce qui permet d’effectuer toute opération logique, mais aussi tous les calculs
mathématiques dans R ou C, à travers l’algèbre linéaire.
La matérialisation des fonctions logiques consiste à trouver une grandeur
physique ne prenant que deux valeurs dans ses états stables, ainsi que le
dispositif pouvant provoquer le passage de l’un des états à l’autre : c’est la porte
(ou l’inverseur) logique de base.
En électronique les grandeurs utilisées sont le courant et la tension. Par
convention, on associe l’élément x B2 à la tension Vx de la manière suivante :
c’est la logique positive
VX
X → 1 0 0 1 1 1 0 0 0
c’est la logique négative, beaucoup moins courant.
Exemple de matérialisation de la porte logique très simple
Getel/ENSP Master FOAD Télécommunications
On voit que
La compatibilité entrée – sortie
On constate sur la porte précédente que :
Le niveau haut à l’entrée est Ve = 0,7V. Le niveau haut à la sortie est Vs = 5V. Il y a donc
incompatibilité des niveaux.
Une porte ne peut pas attaquer directement une autre.
Voici une solution pour cette porte
En effet si Ve = 5V alors VBE = Ve –R1IB ,le BJT est saturé VS = VCSAT 0V (0 ;
logique).
Si Ve = 0V (0 logique) alors BJT bloqué VS = 5V (1 logique). Il s’agit d’un
inverseur. C’est une porte élémentaire.
Getel/ENSP Master FOAD Télécommunications
312 Caractéristiques fondamentales d’une porte logique
3121 Fonction de transfert VS = f(Ve)
Il s’agit de courbe reliant la tension de sortie Vs à la tension d’entrée Ve. On parle aussi de
caractéristique de transfert. Considérons la porte RTL, non chargée
On
On voit que la courbe VS = f(Ve) dépend de β et de VBE or
à T donnée. La fonction de transfert sera donc non linéaire.
Getel/ENSP Master FOAD Télécommunications
Quand VC varie, le point de fonctionnement définissant VS se déplace sur la droite de charge.
a) Région III
Pour IB1 < IB < IBSAT c'estàdire R1IB0 + VBE ≤ Ve ≤ R1IBSAT + VBE. Le point de fonctionnement est
invariable.
b) Région II
Pour IB1 ≤ IB ≤ IB0, on a une variation linéaire de IC en fonction de IB, et VBE est voisin de 0,6V. d’où VS
= G0Ve + B1 où G0 et B1 sont des constantes. La caractéristique de transfert est donc linéaire.
c) Région I
Pour 0 ≤ IB ≤ IB1 la courbe β = f(IC) est non linéaire.
VS
(I)
(II)
(III)
Ve
0 VeMax
i
Getel/ENSP Master FOAD Télécommunications
R
NB Pour que la porte fonctionne correctement, il est nécessaire que son gain h R
11 1
soit > 1 en
module.
La zone II correspond à la zone de transition.
3122 Niveaux logiques
Soit une chaîne d’inverseurs logiques connectés en série et attaqués par Ve1↘.
La tension d’entrée d’une porte est la tension de sortie de la précédente ; pour p suffisamment
important, les tensions qui attaquent les portes deviennent intrinsèques.
Traçons sur un même graphique, les fonctions de transfert VS(2p + 1) = f (Ve2p+1) et VS2p = f (Ve2p) avec
VS2p = Ve(2p + 1) et p assez élevé.
Si toutes les portes sont identiques alors les courbes VS = f(Ve) des portes de rang paire seront toutes
confondues en (2) et les courbes VS = f(Ve) pour les portes 2p + 1 sont confondues en (1), les courbes
(1) et (2) étant symétriques par rapport à la 1ère bissectrice.
VS
A
VB (1 VS =
)
(2
)
B
VA
VS
VA VT VB
Les points A et B définissent les niveaux logiques intrinsèques c'estàdire
Ve = VA (x = 0) VS = VB (y = 1)
Ve = VB (x = 1) VS = VA (y = 0)
3123 Immunité au bruit
Définition
Getel/ENSP Master FOAD Télécommunications
L’immunité au bruit est une notion qui permet de caractériser la capacité d’une porte logique, à
maintenir à sa sortie, le niveau logique (1 ou 0) qui y est présent, lorsqu’elle subie à son entrée, une
tension parasite induite pour une cause quelconque.
Soit l’inverseur précédent où Ve = VA ⇒ VS = VB
Avec le graphe précédent, montrant en (1) VS = f(Ve) indique que si par exemple une impulsion
parasite positive se superpose à VA alors on aura Ve = VA + δ(t) et le niveau logique de sortie aura
tendance de passer de l’état ‘1) vers l’état 0. Mais il est évident que tant que l’on aura
, la porte ne chargera pas d’état. VT – VA est donc une mesure de l’immunité
au bruit sur le niveau bas. De même, VB – VT est une mesure de l’immunité du bruit sur le niveau
haut.
Cette définition est toutefois insuffisante en pratique, car la caractéristique de transfert d’une porte
logique est susceptible de varier en fonction notamment des dispositions des circuits ou de la
température.
D’où la définition normalisée suivante :
On inclut la fonction de transfert dans un gabarit défini par les points A et B et les valeurs VOHM et
VOLm pris arbitrairement (VOHM et VOLm dépendent généralement de la tension d’alimentation et des
composants actifs utilisés) dans lequel se trouve la fonction de transfert statique.
VOHM : niveau haut maximum
VOHm : niveau haut minimum
VOLM : niveau bas maximum
VOLm : niveau bas minimum
(VIA, VIB) limites de la zone de transition
Donc ⇒ 0 logique en sortie
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⇒ 1 logique en sortie
Les marges de bruit
ML = VIA –VOLM = marge d’immunité du bruit sur l’état bas
MH = VOHM – VIB = marge d’immunité du bruit sur l’état haut
3124 entrance (fan in) et sortance (fan out)
Considérons une porte logique qui en attaque plusieurs autres
Quand la sortie est au niveau haut, on a Vs = VSH = E – R (IC + IS) avec
On voit que :
Si Ve = VH alors I1 = IBSAT
Si Ve = VI alors I1 # 0
On constate que la porte ne change d’état en sortie qu’après les délais t PHL et
tPLH. Ceci est dû au temps de charge et de décharge de capacité intrinsèque des
transistors et des capacités parasites apportées par les interconnections et les
portes connectées à la sortie d’une porte.
tPHL : temps de propagation pour un passage de 1 à 0 en sortie.
tPLH : temps de propagation pour un passage de 0 à 1 en sortie.
est le temps de propagation moyen de la porte.
Les temps de commutation tr et tf sont respectivement les temps de passage de
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VS
VH
1
90%
10%
VL
0
t
tr tf
Tr et tf sont mesurés au passage à 10% et 90% des impulsions (souvent en passage à 20% et 80% en
logique rapide).
313 Les familles logiques
Une famille logique est matérialisée lorsqu’à partir de composants actifs et passifs donnés, on peut
réaliser les opérateurs AND, OR, NOT, formant ainsi un système logique complet. Les différentes
fonctions logiques dérivées de ces opérateurs de base sont réalisées sous forme de circuits intégrés.
Mais à cause des théorèmes de Morgan, les opérateurs NAND et NOR constituent chacun un système
logique complet à un opérateur unique.
3131 Les circuits logiques à diodes
Structure de la porte de base
On a VS = E – RI
VD = VS – Ve
a. Si VD ≥ e0 c'estàdire VS – Ve ≥ e0 ⇒ Ve ≤ E – RI – e0 alors la diode est passante ⇒ Vs=e0+Ve
Getel/ENSP Master FOAD Télécommunications
VS = E0 + Ve
e0
Ve
0 E – e0
C’est un noninverseur
∆Vs/∆Ve=1.
C’est la limite de gain pour une fonction de transfert en statique. On récupère tout juste le signal
d’entrée décalé de E0. (e0 ≃ 0,6V)
Structure de la porte AND
Structure de la porte OR
Il est impossible de réaliser la fonction NOT avec cette logique. Elle ne peut donc à elle seule
constituer un système logique complet.
3132 La famille logique RTL (Resistance transistor logic)
C’est la première famille logique réalisée sous forme de circuits intégrés.
La porte inverseuse
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Condition de saturation
On a ICSAT = βIBO ;
T sera saturé si IB = IBSAT > IB0 or . Tsaturé quand V1 est au
niveau haut c'estàdire V1 = E ⇒ . On choisit en général E≫ VBE, E≫ VCSAT ⇒
V1(V) V2(V)
0 E = VH
E VCSAT = VL
⇒
x1 x2
0 1
1 0
NOT
S tructure de la porte NOR
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Structure de la porte NAND
Cette structure est rarement utilisée à cause du fort couplage entre les entrées (la sortie de la 1ère porte
apporte une contreréaction totale dans l’entrée de la 2ème).
La structure de base de la famille RTL est donc la porte NOR (elle forme d’ailleurs avec B2 un
système logique complet).
Remarque : la RTL est une logique à injection de courant qui ne consomme de la puissance que sur
l’état haut.
En effet V1 = VH ⇒ base de I1 absorbe un courant I1. V1 = VL ⇒ I1 = 0.
Amélioration de la RTL
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Les capacités C permettent d’accélérer la commutation des transistors ⇒ meilleurs temps de
propagation. C’est la RTL introduite par Texas Instruments en 1961.
3133 la famille TTL (TransistorTransistor Logic)
La porte logique de base est la porte NAND
Principe de fonctionnement
a. V1 = V2 = E (État haut)
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• Les 2 diodes baseémetteur sont bloquées alors que les diodes bases collecteurs sont en directe
⇒ passage de I1 ⇒ T se sature ⇒ VS = VCSAT (état bas).
• Dans l’état haut, le courant absorbé par D10 D11 est nul.
b. V1 = 0 V2 = E
I1 est saturé ⇒ VCE1 = VCSAT ⇒ VDE = VCSAT ⇒ IB = 0 ⇒ T est bloquée ⇒ VS = E (état haut). On
constate qu’il faut tirer un courant I1 à l’entrée ‘émetteur de T1). La TTL est donc une logique à
extraction de courant.
Problème des temps de montée Tr et de descente tf.
Soit une porte chargée par d’autres portes
Solution
a. Si V1 = 0, V2 = E alors T2 se bloque
E et (1,6k) ⇒ T3 saturé ⇒ D3 est en direct ⇒ .
État haut. ⇒ C se charge à travers 130Ω ⇒ τ plus faible.
b. Si V1 = E, V2 = E alors T2 sature ⇒ T4 sature ⇒ VS = VCSAT. État bas.
Or ⇒ ⇒ T3 se
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La porte NOR
b. Circuit « open-collector »
Si Ve ≃ E (niveau haut)
Alors
⇒ ID = 0 ⇒ État bas.
Si Ve ≃ E (niveau bas
Alors
⇒ État haut
Les deux MOS n’étant pas simultanément conducteur, le courant ID est toujours nul dans les états
stables ⇒ consommation nulle.
Une consommation apparaît seulement en régime transitoire car il faut charger et décharger les
capacités des structures. D’où le modèle en commutation de l’inverseur CMOS.
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xe = 1 ⇒ ⇒ connection de xS à 0
xe = 0 ⇒ ⇒ connection de xS à 1
Une parfaite maîtrise de la technologie a permis de développer des MOSFET à très faible tension de
seuil (< 1,5V) et donc de circuits logiques MOS pouvant fonctionner avec de faibles tension
d’alimentation.
Par exemple les circuits de la série 4000 fonctionnent de 3V à 18V
Protection des entrées
La couche d’oxyde de grille est très fragile (épaisseur d’oxyde ≃ 800Å) et doit être protégée contre
les surtensions d’origine électrostatique. Cette protection est intégrée à l’entrée de toute porte CMOS
qui doit être reliée à un gin de boitier.
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Caractéristique de transfert VS = f’(Ve)
Elle a l’allure suivante :
VHM = E
VHm
MH
VL ML
VLM = 0
VB
Remarques Importantes
• VLM = 0, VHM = E
• Le gain est élevé dans la zone de transition
• Ce qui entraîne des marges de bruit importants
• Cette courbe est obtenue en résolvant l’équation ;
Pour cela on se place dans les 3 domaines :
a. PMOS bloqué – NMOS conducteur
b. PMOS conducteur – NMOS bloqué
c. PMOS et NMOS simultanément conducteurs.
En permanence on a
Expression de la tension de basculement
Ve = VB quand PMOS et NMOS sont en zone saturé.
⇒
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⇒
Avec ,
Par construction, on a
intéressant de prendre
⇒
La largeur du PMOS doit être double de celle du NMOS. C’est ce qu’on fait en pratique.
VS
ZP < 2ZN
ZP > 2ZN
ZP = 2ZN
Ve
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Variation de la fonction de transfert avec la tension d’alimentation
VS(V)
14
VDD= 14V
VS(V)
VDD = 10V
10 T = Constante
VDD= 6V
6
Ve
3 5 7
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B. Porte NOR
NOR
Le substrat de tout PMOS est porté au potentiel le plus élevé
Le substrat de tout NMOS est porté au potentiel le plus bas
En effet la tension de seuil VT est en fait VT = VG – VB
• Or pour le PMOS M3 par exemple, on a VCe – VS ≠ VG – VB ⇒ VS ≠ VB
• En conséquence, il apparaît nettement que :
Si
Ceci indépendamment de VG – VS = VGS
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NOR 3
NOR 4 est le maximum
Audelà de 4, on utilisera plusieurs couches logiques en appliquant les théorèmes de De Morgan.
Exemple NOR 8 (8 entrées)
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C. Portes NAND
NAND 2
Les substrats de tous les NMOS sont à la masse, ce qui permet de bloquer M 1 comme M2 dès que leur
grille est à 0, et ceci malgré la contreréaction apportée par VDS de M2.
NAND 3
On atteint NAND 4 (4 entrées) maximum en une couche logique.
D. Le Buffer en logique CMOS (Amplificateur logique)
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Définition : un buffer ou un amplificateur logique est un circuit qui permet d’accroître le fan out d’une
porte, en augmentant la quantité de courant pouvant être fourni ou reçu à sa sortie.
Si Ve = 0 ou Ve = VDD alors M1 ou M2 conduit et (VDS) tend vers 0. D’où
. est une constante technologique. Par contre on peut aisément
changer d’un MOSFET à l’autre sur la même puce et ainsi concevoir un buffer à la taille
souhaitée.
NB : Noter la différence entre un ampli analogique et un ampli logique.
En général, les numéros de série annoncent la présence ou l’absence d’une sortie bufferique en
CMOS.
Exemple :
I. Série MC 14xxxB →buffered
II. Série MC14xxxUB →Unbuffered
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E. Portes TG (CMOS Transfert Gates ou CMOS Transmission Gates)
Une porte TG est une association en parallèle d’un PMOS et d’un NMOS.
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Les deux grilles des MOS complémentaires sont attaqués par deux signaux logiques complémentaires
C et E, permettant de bloquer (ou de saturer) simultanément le PMOS et le NMOS.
- Si alors ⇒ Ve = VS
x → S donc x = S après une durée =
TPD.
xe est donc transféré dans S
- Si alors
C’est l’état haute impédance en sortie.
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Schéma réel
Même chose à l’état off.
dans l’état ON
dans l’état OFF (très élevée) > 1011Ω
Il est évident que l’on a Ce = CS par symétrie.
e. Réalisation de la porte XOR
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La porte classique est en 3 couches logiques ou alors 2 couches sur …. Cablé.
Avec la porte TG, on a 2 couches et moins de complexité.
f. Cellule mémoire
C = 1 ⇒ écriture dans la cellule
C = 0 ⇒ Mise en mémoire et écriture possible.
Getel/ENSP Master FOAD Télécommunications
34Fonctions analogiques de la porte TG
c. Switch analogique
Considérons le montage cidessous
Figure
= Pertes d’insertion (dB). Le signal de sortie est atténué par rapport à Ve(f) mais
reste proportionnel à Ve(f).
Exemple du circuit MC14016B de Motorola.
Pertes d’intersection
dB
100KΩ ≤ R ≤ 1MΩ
0
R = 10KΩ
-2
R=
-4 1KΩ VB
-6
50MH
z
f Echelle
logarithmique
100K 10MH 100M
Hz z Hz
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Donc cette porte s’utilise jusqu’à 10MHz sans problème.
Si (C = 0 et ) qlors le switch est off ⇒
Application directe : la fonction mute ou coupure de son dans une TV par la télécomande
34.2 Multiplexage analogique.
Considérons le montage cidessous :
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Les signaux de commande C1, C2, C3, C4 montrent qu’un seul switch est ON à la fois. Donc durant
on a
on a , etc.
Application : Oscilloscope 2 voies, à 4 à 8 voies analogiques.
REPUBLIQUE DU CAMEROUN REPUBLIC OF CAMEROUN
Paix - Travail – Patrie Peace - Work – Fatherland
--------------------- --------------------
UNIVERSITE DE YAOUNDE I UNIVERSITY OF YAOUNDE I
---------------------- --------------------
ECOLE NATIONALE SUPERIEURE NATIONAL ADVANCED SCHOOL
POLYTECHNIQUE OF ENGENEERING
---------------------- --------------------
MICRO ELECTRONIQUE
Séquence 4 : LES CIRCUITS INTEGRES
ANALOGIQUES
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Cas du µA741
(Tension différentielle)
R0 ≅ 75Ω typique
fT ≅ 1MHz à 5MHz
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La compensation
Figure
or
avec .
Pour n = 5 on a