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Il convient de noter que cet algorithme est très simplifié et qu'il existe
de nombreuses variations possibles pour l'implémentation d'un
régulateur P. Par exemple, il peut être utile d'ajouter des limites à la
sortie du système pour éviter les surcharges ou de prendre en compte
des délais de réponse du système dans le calcul de la correction.
entity regulator_P is
generic (
gain : real := 1.0; -- coefficient de proportionnalité du régulateur
P
Ts : real := 1.0 -- intervalle de temps entre chaque mise à jour
du régulateur
);
port (
clk : in std_logic; -- signal d'horloge du circuit
rst : in std_logic; -- signal de réinitialisation
setpoint : in real; -- valeur cible de la grandeur mesurée
measured : in real; -- grandeur mesurée
output : out real; -- sortie du régulateur
valid : out std_logic -- indicateur de validité de la sortie
);
end entity;
end architecture;
**Ce code définit une entité regulator_P avec des ports d'entrée pour
la valeur cible, la grandeur mesurée, l'horloge et le signal de
réinitialisation, ainsi qu'un port de sortie pour la sortie du régulateur et
un port d'indicateur de validité de la sortie. Il définit également un
processus update_regulator qui met à jour la sortie du régulateur à
chaque front montant de l'horloge en utilisant une stratégie de
régulation proportionnelle.