Chap6 (Numérisatin Des Signaux)

Systèmes électroniques
__________ NUMÉRISATION DES SIGNAUX

Chapitre 6
1. Conversion numérique analogique
2. Conversion analogique numérique
CD\SE\Cours\Chap6 M. Correvon
T A B L E D E S M A T I E R E S
PAGE
6. CONVERSION A/N ET N/A. ........................................................................................................................................1

6.1 PRINCIPE ET DÉFINITION ET RAPPEL THÉORIQUE ...................................................................................................1
6.1.1 Avertissement........................................................................................................................................ 1
6.1.2 Généralités ............................................................................................................................................ 1
6.1.3 La conversion A/N ................................................................................................................................ 1
6.1.4 La conversion N/A .............................................................................................................................. 10
6.2 PERFORMANCES DES CONVERTISSEURS A/N ET N/A...........................................................................................12
6.2.1 Résolution ou pas de quantification .................................................................................................... 12
6.2.2 Polarités et codage............................................................................................................................... 12
6.2.3 Erreurs et imperfections de conversion ............................................................................................... 13
6.3 CONVERSION NUMÉRIQUE – ANALOGIQUE .........................................................................................................19
6.3.1 Convertisseur potentiométrique .......................................................................................................... 19
6.3.2 Convertisseur à résistances pondérées................................................................................................. 20
6.3.3 Convertisseur à échelle R / 2R ............................................................................................................ 21
6.3.4 Convertisseur à sources de courant pondérées .................................................................................... 27
6.3.5 Convertisseur à capacités pondérées ................................................................................................... 31
6.4 CONVERSION ANALOGIQUE – NUMÉRIQUE .........................................................................................................34
6.4.1 Fenêtre d’échantillonnage ................................................................................................................... 34
6.4.2 Échantillonnage et maintien ................................................................................................................ 35
6.4.3 Convertisseur à intégration.................................................................................................................. 40
6.4.4 Convertisseur à approximations successives....................................................................................... 49
6.4.5 Convertisseur « FLASH » ................................................................................................................... 60
6.4.6 Convertisseur « PIPELINE » .............................................................................................................. 61
6.4.7 Convertisseur « SUBRANGING »...................................................................................................... 63
6.4.8 Convertisseur A/N Sigma Delta .......................................................................................................... 63
6.4.9 Conclusion .......................................................................................................................................... 75
6.5 DATA SHEETS DE QUELQUES CONVERTISSEURS ET ADRESSES WEB....................................................................75
Bibliographie
NUMERISATION DES SIGNAUX Page 1
6. CONVERSION A/N ET N/A.
6.1 PRINCIPE ET DÉFINITION ET RAPPEL THÉORIQUE
6.1.1 Avertissement
Dans cette section, il est rappelé un certain nombre de définitions et de rappels théoriques
dont la rigueur mathématique n'est de loin pas absolue (filtre basse bas idéal, donc non
causal, comparaison entre signaux analogiques et valeurs numériques (comparaison entre
poires et pommes), etc …). Le but est simplement de rappeler de manière intuitive les
caractéristiques importantes de la numérisation des signaux. Pour plus de formalisme
rapportez-vous au cours de Traitement du signal du prof. F. Mudry.
6.1.2 Généralités
Les systèmes numériques de traitement du signal opèrent sur des nombres. Tout processus
faisant appel à un calculateur (ordinateur, microcontrôleur, DSP, …) spécialisé implique
donc nécessairement une opération préliminaire de conversion analogique – numérique
(A/N), en franglais : analogique – digitale (A/D). Lorsque le ou les signaux traités doivent
être restitués sous forme analogique, on procède à l’opération inverse de conversion
numérique – analogique (N/A) ou digitale – analogique (D/A). Le schéma de principe d’un
système de traitement numérique de signaux analogiques est représenté à la Figure 6-1.
x(t) {xk} {x0k} Elément x0(t)

Filtre Mémorisation Conversion Traitement Conversion Filtre
analogique analogique A/N numérique N/A de analogique
maintien
Filtre Filtre
antirepliement de reconstitution
Entrée Entrée Entrée Entrée numérique Sortie numérique Sortie Sortie

analogique analogique quantifiée codée codée echantillonnée quantifiée
de fréquence limitée
Figure 6-1 : Traitement numérique d’un signal analogique
6.1.3 La conversion A/N
6.1.3.1 Le théorème d'échantillonnage

La définition d'un échantillonnage correct est très simple. En effet s'il est possible de
reconstruire le signal analogique à partir d'échantillons, on peut dire que l'échantillonnage
est correct, même si la succession des échantillons paraît confuse on incomplète, la clef de
l'information peut être décodée si le processus est réversible.
La Figure 6-2 montre un certain nombre de signaux sinusoïdaux avant et après
échantillonnage. La ligne continue représente le signal analogique d'entrée alors que les
marqueurs "v" représentent la valeur du signal aux instants d'acquisition.
(a). Le signal analogique a une valeur DC constante (signal sinusoïdal de fréquence nulle).
Le signal analogique étant une série de droites sur chaque période d'échantillonnage,
toutes les informations nécessaires pour la reconstruction du signal analogique sont
contenues dans les données échantillonnées, en accord avec la définition énoncée ci-
dessus.
CD\SE\Cours\Chap6
(b). La fréquence du signal est fixée arbitrairement à 0.09 Fs. Dans ce cas la situation
semble plus complexe car la reconstruction du signal analogique passe par une
interpolation polynomiale. Néanmoins, la définition énoncée ci-dessus reste valable et
par conséquent la reconstruction du signal analogique reste possible
(c). La situation se complique encore lorsque la fréquence du signal analogique vaut
0.31FS. Néanmoins la reconstruction du signal analogique reste possible
(d). Dans le cas ou la fréquence du signal analogique est fixée à 0.95FS, l'échantillonnage
représente un signal analogique de fréquence et de phase différentes de celles du signal
analogique original. Ce phénomène est appelé repliement spectral (alaising en anglais).
On se trouve donc dans un cas où il n'y a pas respect de la définition énoncée au-dessus.
On dira, sans démonstration que le repliement change non seulement la fréquence du signal
original mais aussi sa phase. Le glissement de phase ne peut prendre que deux valeurs
distinctes. Le déphasage est de 0° pour des signaux dont la fréquence est comprise entre les
limites suivantes : 0 à 0.5FS, 1 à 1.5FS, 2 à 2.5FS, … Par contre, il y a inversion de phase
(180°) pour les signaux dont la fréquence est comprise entre 0.5FS à 1FS, 1.5FS à 2FS,
2.5FS à 3FS.
Le théorème d'échantillonnage ou théorème de Shannon indique simplement qu'un signal
analogique ne peut être correctement échantillonné que s'il contient des composantes
fréquentielles inférieures à la moitié de la fréquence d'échantillonnage FS. Cette fréquence
limite est appelée fréquence de Nyquist.
x(t) x(t)
1
1
0.8
0.8
0.6
0.6
0.4
0.4
0.2
0.2
0
0
-0.2
-0.2
-0.4
-0.4
-0.6
-0.6
-0.8
-0.8
-1
-1
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms]
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms]
(a) : Signal continu (F=0Hz) (b) : Signal sinusoïdal (F=0.09FS)

x(t) x(t)
1 1
0.8
0.8
0.6
0.6
0.4
0.4
0.2
0.2
0
0
-0.2
-0.2
-0.4
-0.4
-0.6
-0.6
-0.8
-0.8
-1
-1
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms]
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms]
(c) : Signal sinusoïdal (F=0.31FS) (d) : Signal sinusoïdal (F=0.95FS)
Figure 6-2 : Effet de la fréquence d'échantillonnage sur la reconstitution du signal
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6.1.3.2 Échantillonnage idéalisé

Un échantillonneur est un système hybride possédant une entrée continue x(t) à une valeur
réelle et une sortie discrète xn telle que :
xk = x(kTS ) k ∈Z 6.1
kTS
x(t) xk
Figure 6-3 : Echantillonneur idéal
Même s'il n'a pas de réalité physique, on peut assimiler théoriquement la suite idéale
d'échantillons prélevés avec une cadence fixe (FS=1/TS) à un signal obtenu par la
multiplication du signal analogique x(t) par une fonction d'échantillonnage idéalisée (peigne
temporel de Dirac).
∞
ei (t ) = δ TS (t ) = ∑ δ (t − k ⋅ T
k = −∞
S ) 6.2
Le signal résultant de cet échantillonnage idéal est défini par la relation
∞
xk (t ) = x(t ) ⋅ δ TS (t ) = ∑ x(k ⋅ T
k = −∞
S ) ⋅ δ (t − k ⋅ TS ) 6.3
La transformée de Fourier de la fonction d'échantillonnage du signal échantillonné idéalisé

prend la forme suivante
{
F{ei (t )} = F δ TS (t ) = } 1
TS
⋅ δ 1 / TS ( f ) = FS ⋅ δ FS ( f ) 6.4
et par conséquent la transformée de Fourier du signal échantillonné idéalisé devient
∞
X k ( f ) = X ( f ) ∗ FS ⋅ δ FS ( f ) = ∑F
k = −∞
S ⋅ X ( f − k ⋅ FS )
6.5
= FS rep FS { X ( f )}
L'opération d'échantillonnage d'un signal analogique continu provoque dans le domaine

fréquentiel une répétition du spectre du signal analogique original centré sur les multiples
de la fréquence d'échantillonnage. On comprend donc aisément que, lorsque le théorème de
Shannon n'est pas respecté, il y a repliement du spectre et donc distorsion du signal.
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Domaine temporel Domaine fréquentiel

X (f)
2 x(t) 1.2
FS
1.5
1
1
0.8
0.5
0 0.6
-0.5
0.4
-1
0.2
-1.5
-2 0
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5 t [ms] -3 -2 -1 0 1 2 3 [FS]
(a) Signal analogique original (b) Densité spectrale d'amplitude du signal original
2 x(t) X(f)
1.2
FS
1.5
1
1
0.5 0.8
0
0.6
-0.5
0.4
-1
-1.5 0.2
-2
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms] 0
-3 -2 -1 0 1 2 3 [FS]
(c) Echantillonnage FS=3BW (d) Densité spectrale d'amplitude du signal échantillonné

2 x(t) X(f)
1.2 FS
1.5
1
1
0.5 0.8
0
0.6
-0.5
0.4
-1
-1.5 0.2
-2
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms] 0
-3 -2 -1 0 1 2 3 [Fs]
(e) Echantillonnage FS=1.5BW (f) Densité spectrale d'amplitude du signal échantillonné
Figure 6-4 : Effet de l'échantillonnage sur la densité spectrale d'amplitude du signal à convertir
La Figure 6-4 illustre les cas de l'échantillonnage d'un signal analogique continu de densité
spectrale connue (a et b). Avec une fréquence d'échantillonnage 3 fois supérieure à la
composante de fréquence maximum du signal original (c et d) l'effet de repliement spectral
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n'existe pas alors que pour une fréquence d'échantillonnage de moitié (e et f) on a un

repliement spectral bien visible.
6.1.3.3 Exemple
On prendra pour exemple un cas limite. Soit un signal analogique sinusoïdal de fréquence
f0. L'opération d'échantillonnage est réalisée à une fréquence de FS=2f0, on se trouve donc à
la limite du théorème de Shannon. Les instants d'échantillonnage sont fixés arbitrairement
au passage par zéro du signal analogique. La Figure 6-5 illustre ce cas particulier. On voit
que le signal échantillonné est identiquement nul et par conséquent son spectre d'amplitude
aussi.
x(t) X(f)
FS
1
0.8 0.50
0.6
0.4 0.25
0.2
0 0.00
-0.2
-0.4 -0.25
-0.6
-0.8 -0.50
-1
0
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms] -3 -2 -1 0 1 2 3 F [Fs]
(a) signal analogique échantillonné à 2f0 (b) Spectre d'amplitude

Figure 6-5 : Cas particulier de l'échantillonnage d'un signal sinusoidal
Le signal original est défini par
π
x(t ) = A ⋅ cos(2πf 0 t − α ) avec A = 1 et α =
2
6.6
A A
= e − j ( 2πf 0t −α ) + e j ( 2πf 0t −α )
2 2
La transformée de Fourier de ce signal ( F {e j 2πf0t } = δ ( f − f 0 ), F{e − j 2πf 0t } = δ ( f + f 0 ) )

prend la forme
X(f ) =
A jα
2
(
e ⋅ δ ( f + f 0 ) + e − jα ⋅ δ ( f − f 0 ) ) 6.7
π
En posant α = , on obtient finalement
2
⋅ (δ ( f + f 0 ) − δ ( f − f 0 ) )
A
X(f )= j 6.8
2
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X(f)
A
0.50
0.25
0.00
-0.25
-0.50
-2f0 -f0 0 f0 2f0 3f0 F [F0]
Figure 6-6 : Spectre d'amplitude d'un signal sinusoidal
A l'aide de ce qui a été énoncé au-dessus, on peut, en construisant le spectre d'amplitude et

en tenant compte de la phase, tracer le spectre d'amplitude du signal échantillonné. La
Figure 6-7 illustre ce cas. Les raies spectrales inférieures, en opposition de phase avec les
raies supérieures du multiple adjacent de la fréquence d'échantillonnage se compensent,
provoquant l'annulation du spectre d'amplitude du signal échantillonné
X ( f)
A ⋅ FS
0.50
0.25
-FS-f0 -f0 FS-f0 2FS-f0

0.00
-0.25
-2FS+f0 -FS+f0 +f0 FS+f0
-0.50
0
-2Fs -Fs -f0=-FS/2 0 f0=FS/2 Fs 2FS
Figure 6-7 : Spectre du signal sinusoïdal échantillonné
6.1.3.4 La quantification
La Figure 6-9 montre l'allure typique des signaux résultant de la conversion analogique –
numérique. Cette dernière fait correspondre au signal analogique d'entrée x(t) une suite de
nombres usuellement codés sous forme binaire. Chaque nombre correspond à l'amplitude
x(tk) d'un échantillon du signal prélevé à un instant donné tk. On procède généralement à cet
échantillonnage à intervalles de temps réguliers Ts.
Comme la détermination du nombre correspondant à l'amplitude d'un échantillon prend un
certain temps, il est souvent nécessaire de mémoriser cette valeur analogique entre deux
prélèvements successifs. Chacun des échantillons prélevés peut prendre en principe une
infinité de valeurs du fait de la nature analogique du signal. Toutefois, la précision avec
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laquelle ces amplitudes doivent et peuvent être connues est nécessairement limitée par
toutes sortes de considérations pratiques. On est amené à remplacer la valeur exacte de
l'échantillon par la plus proche, valeur approximative tirée d'un assortiment fini de valeurs
discrètes: il y a quantification. Chacune de ces valeurs discrètes est désignée par un
nombre exprimé sous forme binaire par un codage approprié. Ce nombre est compris entre
deux valeurs limites qui fixent la plage de conversion. Chaque nombre {xq} représente ainsi
un ensemble de valeurs analogiques contenues dans un intervalle de largeur qk appelé pas
de quantification. Lorsque la plage de conversion est subdivisée en pas de quantifications
égaux, on parle de quantification uniforme.
L'erreur de quantification est obtenue par soustraction de la grandeur numérique résultant de
la conversion A/N par le signal analogique mémorisé en tenant compte du codage
particulier opéré sur le signal. Cette erreur de quantification apparaît comme un bruit dont la
distribution est fonction de la densité de probabilité d'apparition d'une amplitude
particulière du signal analogique d'entrée.
6.1.3.4.1 Quantification uniforme

La quantification peut être représentée par le modèle de la Figure 6-8
1
000
ε 0111
0110
0101
x xq x xq 0100
0011
Quantificateur 1LSB
0010
0001
000
0 1/4
Figure 6-8 : Modèle d'un quantificateur
L’opération de quantification uniforme est une opération de codage non linéaire qui a pour
effet de superposer au signal un signal d'erreur appelé "bruit de quantification" selon
Troncature par excès ε [LSB]

1
xq = x + ε = N ⋅ q + ε
N ⋅ q ≤ x < ( N + 1) ⋅ q 0
Entrée
analogique
Arrondi ε [LSB]
xq = x + ε = N ⋅ q + ε 1/2
Entrée 6.9
1 1 0
(N − ) ⋅ q ≤ x < (N + ) ⋅ q analogique
2 2 -1/2
Troncature par défaut ε [LSB] Entrée

0
xq = x + ε = N ⋅ q + ε analogique
( N − 1) ⋅ q ≤ x < N ⋅ q
1
En fonction du type de quantification (arrondi, troncature par défaut ou par excès), le signal
d'erreur ε a une amplitude de q/2 ou q.
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x(t)
Amplitude [V]
2
1.5
0.5
-0.5
-1
-1.5
-2
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5 t [ms]
Entrée A/N Sortie

S/H
analogique xm(t) numérique
Mémorisation
xq(t)
Convertisseur
analogique
xAmplitude
m(t) [V] Xq#(t)
2 2000
1.5 1500
1 1000
0.5 500
0 0
-0.5 -500
-1 -1000
-1.5 -1500
-2 -2000
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5 t [ms] 0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5 t [ms]
Erreur de quantification ε[∆]

0.5
0.4
0.3
0.2
0.1
0.0
-0.1
-0.2
-0.3
-0.4
-0.5
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5 t [ms]
Figure 6-9 : Acquisition d'un signal analogique
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Si l'amplitude maximale du signal x(t) soit XM, est très supérieure au pas de quantification,
les hypothèses suivantes sont admises et vérifiées dans la pratique pour une quantification
par arrondi :
− la densité de probabilité du signal ε est uniforme entre –q/2 et +q/2,

− les valeurs du signal ε ne sont par corrélées,
− les signaux ε et x ne sont par corrélés.
Le signal ε est alors assimilé à un bruit blanc de valeur moyenne nulle et de variance :
q q
2 2
1 q2
σ 2 = ∫ ε 2 p(ε )dε = ∫ ε 2 dε = 6.10
q q q 12
− −
2 2
On peut remarquer que la quantification par troncature ne diffère du cas précédant que par
l'addition d'une constante égale à ±q/2 au signal d'erreur. Les propriétés correspondantes
s'en déduisent donc sans difficulté.
6.1.3.4.1.1 Rapport signal sur bruit

Pour un signal sinusoïdal x(t) quantifié uniformément par arrondi et sans écrêtage sur N bits
selon
⎧⎪− X M ≤ x (t ) ≤ X M
⎨ 6.11
⎪⎩ X M = 2 N −1 q
le rapport signal sur bruit dû à la quantification a donc pour expression :
X M2
Px 3
= 22 = 2 2 N 6.12
Pε q 2
12
soit en décibels :
Px
SNR = 10 Log ( ) = 6 ⋅ N + 1.76 [dB] 6.13
Pε
Il ne sert donc a rien de quantifier un signal avec une précision très élevée (16 bits
correspondent à 100dB) si les bits de faibles poids ne font que représenter le bruit additif
sur le signal à numériser.
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6.1.4 La conversion N/A

En théorie, la méthode la plus simple pour réaliser une conversion N/A est de convertir une
succession de grandeurs numériques en un train d'impulsions. La Figure 6-10 (a) illustre ce
procédé, (b) étant sa densité spectrale d'amplitude. Le signal original peut donc être
parfaitement reconstitué en passant le train d'impulsions au travers d'un filtre passe-bas
ayant une fréquence de coupure égale à la moitié de la fréquence d'échantillonnage. En
d'autres mots, le signal analogique original et le train d'impulsion ont une densité spectrale
d'amplitude identique pour des fréquence inférieure à la fréquence de Nyquist (moitié de la
fréquence d'échantillonnage).En pratique les choses sont un peu plus compliquées. La sortie
d'un convertisseur N/A maintien la dernière grandeur convertie. Un tel comportement peut
être décrit à l'aide d'une fonction de maintien d'ordre zéro (interpolation).
6.1.4.1 L'élément de maintien

Dans le domaine temporel, l'élément de maintien d'ordre zéro s'exprime par la relation
⎡ TS ⎤
⎢t − 2 ⎥
m(t ) = rect ⎢ ⎥ 6.14
⎢ TS ⎥
⎣ ⎦
La sortie du convertisseur N/A peut donc être décrit par le produit de convolution du signal
échantillonné xk(t) par m(t)
⎡ TS ⎤
⎢t − 2 ⎥
xm (t ) = xk (t ) ∗ rect ⎢ ⎥ 6.15
⎢ TS ⎥
⎣ ⎦
Par conséquent dans le domaine fréquentiel, la transformée de Fourier du signal
échantillonné avec élément de maintien devient un produit
Xm( f ) = Xk ( f )⋅M ( f ) . 6.16
La transformée de Fourier de l'élément de maintien vaut
( )
TS
F{m(t)} = M(f) =
1
∫e
− j2πft jπfT − jπfT − jπfT
dt = ⋅ e S −e S ⋅e S
0
2jπf
6.17
sin(πfTS ) − jπfTS − jπfT
= ⋅e = TS ⋅ sinc(fTS ) ⋅ e S
πf
La Figure 6-10 montre, à partir d'un signal échantillonné ((a) et (b)) l'effet de l'introduction
d'un élément de maintien ((c) et (d)). On voit que l'élément de maintien modifie la densité
spectrale du signal échantillonné et par conséquent, si l'on désire une reconstitution parfaite,
il faut réaliser un filtre passe-bas (e) dont la caractéristique prend en compte l'effet de
l'élément de maintien. La reconstitution du signal devient donc possible ((f) et (g)). En
pratique, dans la majorité des cas, on se contente d'un filtre passe-bas sans cette correction.
CD\SE\Cours\Chap6
Domaine temporel Domaine fréquentiel

xk(t) |X k(f)|/FS
2 1.2
1.5
1
1
0.8
0.5
0.6
0
-0.5 0.4
-1
0.2
-1.5
0
-2 -3 -2 -1 0 1 2 3 [F S ]
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms]
(a) Signal échantillonné original (b) Densité spectrale du signal échantillonné

xm(t) ⏐Xk(f)⏐/F S ; ⏐M ei(f)⏐/TS
2 1.2
1.5
1
1
0.8
0.5
0 0.6
-0.5
0.4
-1
0.2
-1.5
-2 0 f [Fs]
0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1 t [ms] -3 -2 -1 0 1 2 3
(d) Densité spectrale du signal échantillonné et de

(c) Signal échantillonné avec interpolation d'ordre zéro
l'élément de maintien
Gain [1]
1.5
0.5
0 f [Fs]
-4 -3 -2 -1 0 1 2 3 4
(e) Filtre idéal de reconstitution

x(t) |X(f)|
2 1.2
1.5
1
0.8
0.5
0 0.6
-0.5
0.4
-1
0.2
-1.5
-2 0
0 0.05 0.1 0.15 0.2 0.25 0.3 0.35 0.4 0.45 0.5 t [ms] -3 -2 -1 0 1 2 3 [FS]
(f) Signal reconstitué (g) Densité spectrale du signal reconstitué
Figure 6-10 : Reconstitution d'un signal analogique
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6.2 PERFORMANCES DES CONVERTISSEURS A/N ET N/A
6.2.1 Résolution ou pas de quantification

La résolution est la plus petite variation de la grandeur d’entrée que le convertisseur peut
convertir. Elle correspond donc à 1 LSB et est fixée par le nombre de bits du convertisseur.
Pour N bits, l’échelle des grandeurs analogiques est divisée en 2N niveaux ou 2N-1 parties
égale.
U ref
q= 6.18
2N
6.2.2 Polarités et codage

Le codage, défini la relation entre la tension de sortie, exprimée en fonction de la tension
pleine échelle (FSR : full scale range). Cette tension pleine étant en principe la tension de
référence appliquée au convertisseur.
6.2.2.1 Convertisseur unipolaire
6.2.2.1.1 Unipolar Binary

⎡ N −1 d ⎤ ⎧d 0 : LSB
U 0 = U ref ⋅ ⎢∑ Nn− n ⎥ avec d n = 0 ou 1 et ⎨ 6.19
⎣ n =0 2 ⎦ ⎩d N −1 : MSB
⎡ 1 ⎤
U 0 [max] = U ref ⋅ ⎢1 − N ⎥ 6.20
⎣ 2 ⎦
Exemple pour un convertisseur 12 bits avec Uref=10V
U0[MAX]= 111 111 111 111 → +9,9976V
U0[MIN]= 000 000 000 000 → 0.0000V
6.2.2.2 Convertisseur bipolaire
6.2.2.2.1 Offset Binary

⎡ N −1 d ⎤ ⎧d 0 : LSB
U 0 = U ref ⋅ ⎢∑ ( ( N −n1)−n ) − 1⎥ avec d n = 0 ou 1 et ⎨ 6.21
⎣ n =0 2 ⎦ ⎩d N −1 : MSB
⎡ 1 ⎤
U 0[max] ( positif ) = U ref ⋅ ⎢1 − ( N −1) ⎥ , U 0[min] (négatif ) = −U ref 6.22
⎣ 2 ⎦
U0[MAX]= 111 111 111 111 → +9,9951V
U0[MILIEU]= 100 000 000 000 → 0.0000V
U0[MIN]= 000 000 000 000 → -10.0000V
CD\SE\Cours\Chap6
6.2.2.2.2 One's Complement

⎡ N −2 d 2 ( N −1) − 1⎤ ⎧d 0 : LSB
U 0 = U ref ⋅ ⎢ ∑ ( ( N −n1)−n ) − d N −1 ⋅ ( N −1) ⎥ avec d n = 0 ou 1 et ⎨ 6.23
⎣ n =0 2 2 ⎦ ⎩d N −1 : MSB
⎡ 1 ⎤ ⎡ 1 ⎤
U 0[max] ( positif ) = U ref ⋅ ⎢1 − ( N −1) ⎥ , U 0[min] (négatif ) = −U ref ⋅ ⎢1 − ( N −1) ⎥ 6.24
⎣ 2 ⎦ ⎣ 2 ⎦
U0[MAX]= 011 111 111 111 → +9,9951V

000 000 000 000
U0[MILIEU]= → 0.0000V
111 111 111 111
U0[MIN]= 100 000 000 000 → -9,9951V
6.2.2.2.3 Two's Complement

⎡ N −2 d ⎤ ⎧d 0 : LSB
U 0 = U ref ⋅ ⎢ ∑ ( ( N −n1)−n ) − d N −1 ⎥ avec d n = 0 ou 1 et ⎨ 6.25
⎣ n =0 2 ⎦ ⎩d N −1 : MSB
⎡ 1 ⎤
U 0[max] ( positif ) = U ref ⋅ ⎢1 − ( N −1) ⎥ , U 0[min] (négatif ) = −U ref 6.26
⎣ 2 ⎦
U0[MAX]= 011 111 111 111 → +9,9951V

U0[MILIEU]= 000 000 000 000 → 0.0000V
U0[MIN]= 100 000 000 000 → -10.0000V
6.2.3 Erreurs et imperfections de conversion

Dans la pratique, la caractéristique statique de transfert d’un convertisseur A/N ou N/A est
entachée d’erreurs. Les imperfections liées aux éléments constituant le circuit (erreurs
d’appariement, non-linéarités, imprécisions, comportement thermique, injection de charges,
offset, éléments parasites, etc…) ou parfois au principe même de conversion utilisée,
engendrent des erreurs que l’on classifie en fonction du type de "déformation" qu’elles
provoquent sur la caractéristique de transfert. Globalement, l’erreur associée à la
caractéristique d’un convertisseur résulte d’une superposition de ces différents types
d’erreurs. En pratique, on exprime ces erreurs en fraction de la pleine échelle (full scale
range) [%FSR] ou en fraction du pas de quantification q, qui par abus de langage, devient
une fraction de [LSB]
CD\SE\Cours\Chap6
6.2.3.1 Caractéristique de conversion idéale

Un convertisseur N/A représente un nombre limité de grandeurs numériques codées par un
nombre fini de valeurs analogiques.
Un convertisseur A/N représente une grandeur analogique (continue) dans un domaine
borné par un nombre fini de valeurs numériques selon un code de conversion à définir.
Us/Uref
15/16
3/4
Pas de quantification
1/2
1/4 Valeur de sortie

quantifiée
0
0000
0001
0010
0011
0100
0101
0110
0111
1000
1001
1010
1011
1100
1101
1110
1111
[D3 ... D0]
Convertisseur N/A
[D3 ... D0]

1111
1110
1100
1100
1011
1010 Quantification par arrondi
1001
1000
0111
0110
0101 Valeur de sortie
0100 quantifiée
0011
0010 1LSB
0001 Us/Uref
0000
0 1/4 1/2 3/4 15/16
Convertisseur A/N
Figure 6-11 : Fonction de conversion idéale
Il existe plusieurs erreurs statiques qui affecte la précision de la conversion. Ces erreurs
statiques peuvent être complètement décrites par quatre termes. Il s'agit de l'erreur d'Offset
de l'erreur de Gain, de la Non Linéarité Intégrale INL et de la Non Linéarité
Différentielle DNL
6.2.3.1.1 Erreur de décalage ou d’offset

Pour un convertisseur N/A, l'erreur d'offset se traduit par un décalage vertical de la fonction
de conversion (droite de régression linéaire) par rapport au cas idéal.
Pour un convertisseur A/N, l'erreur d'offset se traduit par un décalage horizontal de la
fonction de conversion par rapport au cas idéal.
CD\SE\Cours\Chap6
L'erreur de décalage ou d'offset s’exprime en [%FSR] (fraction de la pleine échelle (Full

Scale Range)) ou en [LSB] (fraction du pas de quantification).
Cette erreur peut être corrigée par un ajustement au niveau hardware.
Us/Uref [D3 ... D0]
0100
1/4 0011
0010
0001
0000 Us/Uref
Offset
0 0 1/4
Offset
0000
0001
0010
0011
0100
... [D3 ... D0]
Convertisseur N/A Convertisseur A/N
Figure 6-12 : Erreur de décalage ou d’offset
6.2.3.2 Erreur de gain

L'erreur de gain est définie comme la différence entre le gain nominal et le gain réelle une
fois que l'offset à été corrigé. Elle correspond à une erreur systématique du pas de
quantification q. Elle s’exprime en [%].
Cette erreur peut être corrigée par un ajustement au niveau hardware.
Us/Uref
[D3 ... D0] Erreur de
gain
Erreur de
1/4 gain 0100
0011
0010
0001 Us/U ref
0 0000
0 1/4
0000
0001
0010
0011
0100
...[D3 ... D0]
Figure 6-13 : Erreur de gain
6.2.3.3 Non-linéarité intégrale (INL)

Cette erreur correspond à la déviation en [LSB] ou en [%FSR] entre la fonction de
conversion réelle et une droite à définir. L'erreur de non linéarité intégrale dépend donc
directement du choix de la droite. Il existe principalement deux définitions de la droite de
référence.
Droite de régression linéaire :

Cette droite donne des informations concernant l'offset, le gain et la position de la
fonction de conversion une fois celle rapportée à la droite de régression linéaire.
Droite définie par les extrémités de la fonction de conversion :
Cette droite passe par les points d'extrémités de la fonction de conversion, c'est-à-dire
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les points correspondant {0;US[000…0]} et {111….1;US[111…1]}.

Pour un convertisseur A/N, cette droite passe par ½ LSB avant la première transition et
½ LSB après la dernière transition.
Us/Uref [D3 ... D0]
Transition
1/4 réelle
0100
INL>0 Transition
0011
0010 idéale
INL<0
0 0001
Us/Uref
0000
0001
0010
0011
0100
...[D3 ... D0] 0000
0 1/4
Figure 6-14 : Non linéarité intégrale (INL)
La droite de régression linéaire est généralement utilisée car elle produit un meilleur
résultat. L'erreur ε[INL] est calculée à l'aide des relations suivantes :
Pour les convertisseurs N/A :
U [ réelle ] − (Gain[ dr _ reg ] ⋅ D # + Offset[ dr _ reg ] )

ε [ INL ] = [ LSB ]
Gain[ dr _ reg ]
− (Gain[ dr _ reg ] ⋅ D # + Offset[ dr _ reg ] )
6.27
1 U
ε [ INL ] = 100 ⋅ N [ réelle ] [% FSR ]
2 Gain[ dr _ reg ]
avec
U[réelle] : tension effective de sortie du convertisseur N/A pour une valeur

numérique d'entrée D#.
Gain[dr_reg] : Pente de la droite de régression en [V/LSB].
Offset[dr_reg] : Ordonnée à l'origine de la droite de régression en [V].
D# : Valeur numérique (nombre entier) d'entrée du convertisseur N/A.
Uref : Tension de référence appliquée au convertisseur N/A en [V].
N : Résolution en bits du convertisseur.
Pour les convertisseurs A/N :
( )(
sign D[#dr _ reg ] − D[#réelle ] 2 D[ dr _ reg ] − ( D[#réelle ] + D[#dr _ reg ] ) )
ε [ INL ] = [ LSB ]
2
6.28
#
( #
)(
1 sign D[ réelle ] − D[ dr _ reg ] 2 D[ dr _ reg ] − ( D[ réelle ] + D[ dr _ reg ] )
# #
)
ε [ INL ] = 100 ⋅ N [% FSR ]
2 2
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avec
D#[réelle] : Valeur numérique (nombre entier en

[LSB]) de sortie du convertisseur N/A D[réelle]
pour une tension d'entrée U[réelle] et
une référence Uref données.
D[dr_reg]
D[dr_reg] : Valeur numérique d'entrée (nombre réel
en [LSB]) définie à l'aide de la droite de D[dr_reg]
régression.
D#[dr_reg] : Valeur numérique (nombre entier en

[LSB]) calculée à partir de la droite de
régression D[dr_reg]=f(U[réelle]) par une
fonction "arrondi". D[dr_reg]-D[réelle]
N : Résolution en bits du convertisseur.
D[dr_reg]-D[dr_reg]
2D[dr_reg]-(D[réelle]+D[dr_reg])
INL
Figure 6-15 : Définition
6.2.3.4 Non-linéarité différentielle (DNL)

Cette erreur est la différence entre l'incrément réelle de la grandeur analogique et
l'incrément de la droite de régression correspondant à 1LSB de la grandeur numérique
entière D# (si la hauteur ou la largeur entre deux pas consécutifs est exactement de 1LSB,
l'erreur de Non linéarité différentielle est nulle).
Si l'erreur DNL excède 1LSB il est possible de la fonction de conversion devienne non
monotone, réduisant du même coup la résolution du convertisseur (code manquant).
Cette erreur s’exprime en [%FS] ou en [LSB].
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Us/Uref
[D3 ... D0]
DNL<0
1/4 0100
1LSB 0011 DNL<0
0010
0001 1LSB
Us/U ref
0 0000
0 1/4
0000
0001
0010
0011
0100
...[D3 ... D0]
Figure 6-16 : Non linéarité différentielle (DNL)
L'erreur ε[DNL] est calculée à l'aide des relations suivantes :
Pour les convertisseurs N/A
ε[DNL] = U[D + 1] − U[D] − 1 [LSB]

Gain[dr _ reg]
6.29
1 ⎛ U[D + 1] − U[D] ⎞
ε[DNL] = 100 ⋅ N ⎜ − 1 ⎟ [%FSR]
2 ⎝ Gain[dr _ reg] ⎠
avec
U[D+n] : tension effective de sortie du convertisseur N/A pour une valeur

numérique d'entrée D+n
Uref : Tension de référence appliquée au convertisseur N/A en [V]
N : Résolution en bits du convertisseur
Pour les convertisseurs A/N
U min [ D + 1] − U min [ D]
ε [ DNL ] = −1 [ LSB ]
Gain[ d _ reg ]
6.30
1 ⎛ U min [ D + 1] − U min [ D] ⎞
ε [ DNL ] = 100 ⋅ N ⎜ − 1⎟ [% FSR]
2 ⎜ Gain ⎟
⎝ [ d _ reg ] ⎠
Umin[D+n] : tension minimum de sortie du convertisseur N/A pour une valeur

numérique de sortie D+n
Uref : Tension de référence appliquée au convertisseur N/A en [V]
N : Résolution en bits du convertisseur
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6.3 CONVERSION NUMÉRIQUE – ANALOGIQUE
6.3.1 Convertisseur potentiométrique
6.3.1.1 Fonctionnement
n
2 résistances d’égales valeurs sont connectées en série entre la tension de référence Uref et
la terre. Elles permettent de générer 2n-1 niveaux intermédiaires répartis à intervalles
réguliers entre Uref et le zéro de référence de l’électronique. Le réseau de commutateurs
commandés par les n bits du mot binaire d’entrée permet d’appliquer le niveau de tension
adéquat à l’entrée d’un suiveur qui délivre le signal analogique de sortie. L’équation de la
caractéristique de transfert est
u out =
1
2 n
(
⋅U ref d n −1 ⋅ 2 n−1 + d n−2 ⋅ 2 n−2 + ... + d1 ⋅ 21 + d 0 ⋅ 2 0 ) 6.31
Uref d0 d1 d2
R
Uout
Figure 6-17 : Schéma de principe du convertisseur potentiométrique (3 bits, LSB : d0)
6.3.1.2 Avantage
Les transistors MOS sont bien adaptés à la réalisation de commutateurs, la résistance RON
n’influence pas la précision car l’impédance d’entrée de l’amplificateur monté en suiveur
est très grande (>1010Ω)
CD\SE\Cours\Chap6
6.3.1.3 Inconvénient
Le nombre prohibitif de composants. En effet pour un convertisseur N/A de 8 bits, il faut
256 résistances (nombres de niveaux) et 255 commutateurs (nombre d'intervalles).
6.3.2 Convertisseur à résistances pondérées
Le convertisseur à résistances pondérées fonctionne comme un additionneur analogique à n
entrées avec des résistances de valeurs pondérées suivant les puissances successives de 2.
6.3.2.2 Système à commutation de tensions

L’extrémité supérieure de chaque résistance est connectée soit à Uref, soit à la masse (0V de
l'électronique). Une résistance n’est donc parcourue par un courant que si le commutateur
commandé par le bit correspondant est en position Uref (bit à 1). La somme des courants est
transformée en tension par la résistance de contre-réaction R0.
Uref
In-1 I2 I1 I0
dn-1 d2 d1 d0
(MSB) (LSB)
R0
R/2n-1 R/22 R/2 R
masse virtuelle
U0
Figure 6-18 : Schéma de principe du convertisseur à résistances pondérées

(Système à commutation de tensions)
6.3.2.3 Système à commutation de courants

L’extrémité inférieure de chaque résistance est connectée soit à la masse réelle soit à la
masse virtuelle. Chaque résistance est donc parcourue en permanence par un courant
constant que le commutateur commandé par le bit correspondant dirige soit vers la masse
réelle (bit à 0), soit vers la masse virtuelle (bit à 1). La somme des courants dirigés vers la
masse virtuelle est transformée en tension par la résistance R0
Dans les deux cas l’équation caractéristique de transfert est
u 0 = −U ref ⋅
R0
R
(
⋅ d 0 ⋅ 2 0 + d1 ⋅ 21 + d 2 ⋅ 2 2 + ... + d n −1 ⋅ 2 n−1 ) 6.32
La plage de sortie vaut
0 ≤ u 0 ≤ U ref ⋅
R0
R
(
⋅ 2n −1 ) 6.33
CD\SE\Cours\Chap6
Uref
In-1 I2 I1 I0
R/2n-1 R/22 R/2 R
(MSB) (LSB)
dn-1 R0
d2 d1 d0
masse virtuelle
U0
Figure 6-19 : Schéma de principe du convertisseur à résistances pondérées

(Système à commutation de courants)
En pratique la commutation de courant est préférée à la commutation de tension pour des

raisons de rapidité. En effet, comme la tension du nœud commuté ne change pas, on évite
les délais et autres phénomènes transitoires liés à la charge et la décharge des capacités
parasites
6.3.2.4 Limite technologique

La précision de ce type de convertisseur dépend de celle du rapport des résistances et du
maintien de ce rapport en fonction du temps et de la température. Or un rapport entre les
valeurs extrêmes des résistances augmente très rapidement avec le nombre de bits.
Par exemple, pour n=8 bits
RLSB
= 2 n−1 = 128 6.34
RMSB
L’appariement des résistances est quasi-impossible en circuit intégré pour de tels écarts. La
précision de RMSB doit être meilleure que 1/128ème pour que l’erreur de conversion reste
inférieure à ±1LSB. La précision devient donc extrêmement difficile à garantir au-delà d’un
certain nombre de bits (8 bits est la limite pratique pour ce type de convertisseur).
Pour une conversion correcte, les commutateurs doivent avoir une caractéristique proche de
celle du commutateur idéal, c’est-à-dire
− pas de décalage de tension
− résistance série négligeable
Le transistor MOS s’apparente le mieux à cette définition, à condition de maintenir la
résistance du canal à une valeur acceptable. Le transistor bipolaire, qui présente une tension
de décalage (UBE ou Usat), n'est pas utilisable comme commutateur de tension. Mais, par
contre il permet la réalisation d’excellents commutateurs de courant.
6.3.3 Convertisseur à échelle R / 2R
6.3.3.1 Fonctionnement du réseau R/2R en échelle

La Figure 6-20 illustre un réseau R/2R en échelle de trois niveaux.
CD\SE\Cours\Chap6
Rin RE RD RC RB RA
In E R D C R B A 2R
E' C' A'
2R 2R 2R
Figure 6-20 : Réseau R / 2R en échelle
Il est possible de définir la valeur de chaque résistance vue par rapport aux points A, B, C,
D, E, In
Résistance vue à droite de A RA = 2R = 2R = 2R

Résistance vue à droite de B RB = 2R//RA = 2R//2R = R
Résistance vue à droite de C RC = R+RB = R+R = 2R
Résistance vue à droite de D RD = 2R//RC = 2R//2R = R
Résistance vue à droite de E RE = R+RD = R+R = 2R
Résistance vue à droite de In RIn = 2R//RE = 2R//2R = R
En chaque nœud du réseau, la branche venant de gauche (branches B, D et In) voit vers la
droite une résistance équivalente de valeur R. Celle-ci se subdivise vers la droite (branche
A, C et E) et vers le bas (branches A’, C’ et E’) en 2 résistances équivalentes de valeur 2R.
Les courants dans les branches B, D et In se subdivisent donc systématiquement en deux
courants égaux, l’un allant vers le bas et l’autre vers la droite, c’est-à-dire respectivement
dans les branches A’, C’ et E’ vers le bas et A, C et E vers la droite.
On a donc
IB ID I In
I A = I A' = ; I B = IC ; IC = IC' = ; ID = IE ; I E = I E' = 6.35
2 2 2
ou encore
I In I In I In
I A = I A' = ; IC = IC' = ; I E = I E' = 6.36
8 4 2
Pour les tensions
U In U In
U A' = ; UC' = ; U E ' = U In 6.37
4 2
On voit donc que le courant d’entrée se réparti dans le réseau de manière pondérée en
suivant les puissances de 2. De même, les tensions des différents nœuds internes du réseau
correspondent à une subdivision pondérée suivant les puissances de 2 successives de la
tension d’entrée. Ces propriétés, qui restent valables quelle que soit la taille du réseau
(auquel on peut ajouter autant de cellules R/2R que l’on veut), sont mises à profit pour
réaliser les différentes variantes de convertisseurs N/A décrites ci-après.
CD\SE\Cours\Chap6
Ici, seules 2 valeurs de résistances sont utilisées : R et 2R, ce qui réduit grandement les
risques de mauvais appariement, très limitatifs dans le cas des résistances pondérées. Le
seul inconvénient, relativement mineur, de cette approche par rapport au cas précédent est
d’exiger un nombre double de résistances.
6.3.3.2 Convertisseurs N/A à échelle R/2R à commutation de courants

Comme il a été noté dans le paragraphe précédent, le courant se subdivise en deux parties
égales à chaque nœud. Le courant dans chaque branche est indépendant de la position des
commutateurs puisque ceux-ci commutent entre la masse réelle et la masse virtuelle de
l’amplificateur (pas de changement de tension aux bornes du réseau).
Uref 2I I R I/2 R I/22 R I/2n-1 2R
I I/2 I/22 I/2n-1
2R 2R 2R 2R
(MSB) (LSB)
dn-1 dn-2 dn-3 d0 I0 R0
masse virtuelle
U0
Figure 6-21 : Schéma de principe du convertisseur N/A à échelle R / 2R à commutation de courants
De la Figure 6-21, on peut écrire les relations suivantes

U 0 = − R0 ⋅ I 0 6.38
avec
I I I
I0 = d0 ⋅ n −1
+ d1 ⋅ n−2
+ ... + d n− 2 ⋅ + d n−1 ⋅ I 6.39
2 2 2
et
U ref
I= 6.40
2⋅ R
finalement
R0 ⎛ 1 1 1 ⎞
U 0 = −U ref ⋅ ⋅ ⎜ d 0 ⋅ n−1 + d1 ⋅ n−2 + ... + d n−2 ⋅ + d n−1 ⋅1⎟ 6.41
2⋅ R ⎝ 2 2 2 ⎠
La plage de conversion sera comprise entre les limites suivantes
R0 1
0 ≤ U 0 ≤ U ref ⋅ ⋅ (1 − n ) 6.42
R 2
Comme pour le cas du convertisseur à résistances pondérées, la commutation de courants

est plus efficace du point de vue de la vitesse que la commutation de tensions.
CD\SE\Cours\Chap6
Pour ce type de convertisseur, les commutateurs sont réalisés comme le montre la Figure
6-23.
V+ 2R
(+) (-)
DGND
Figure 6-22 : Commutateur CMOS
La résistance à l'état passant RON du commutateur correspondant à dn-1 est de l'ordre de

20Ω. Pour une tension de référence de Uref =10V et des résistances de R=10kΩ, la chute de
tension dans le commutateur est de 10mV. La résistance passante des commutateurs
suivants est multipliée chaque fois par 2 de manière à assurer une chute de tension de 10mV
pour chaque commutateur. Ce décalage de tension d'influence donc en rien la précision
relative.
6.3.3.3 Convertisseur N/A à échelle R/2R à commutation de tensions

Par rapport au convertisseur du même type mais à commutation de courants, on utilise dans
ce cas l’autre extrémité du réseau R/2R
Ici chaque résistance 2R est commutée soit à la masse (bit correspondant à « 0 »), soit à Uref
(bit correspondant à « 1 »). L’étude du fonctionnement est basée sur le principe de
superposition : on considère qu’une seule résistance 2R est connectée à la fois à Uref, tandis
que toutes les autres sont à la masse, et on calcule la tension résultante à la sortie du réseau,
c’est-à-dire à l’entrée du suiveur. Le résultat global sur la tension de sortie U0 s’obtient en
faisant la somme des résultats partiels.
R R R 2R
U0
2R 2R 2R 2R
(MSB) (LSB)
dn-1 dn-2 dn-3 d0
Uref
Figure 6-23 : Schéma de principe du convertisseur N/A à échelle R / 2R à commutation de tensions
Considérons que seule la résistance 2R de la branche i du réseau est connectée à Uref, toutes
les autres étant connectées à la masse. Cette branche voit à sa droite une résistance 2R
contre la masse et à sa gauche le reste du réseau. On simplifie le circuit en remplaçant toute
la partie de droite par une simple résistance 2R en parallèle avec la branche i. Une première
transformation "Thévenin → Norton" permet de remplacer la branche i (résistance 2R en
CD\SE\Cours\Chap6
série avec une source de tension Uref) par une résistance 2R en parallèle avec une source de
courant Uref/2R. Cette résistance et la résistance de même valeur qui remplace le circuit de
droite sont en parallèle et n’en forment qu’une seule de valeur R. La seconde transformation
"Norton → Thévenin" cette fois, permet de remplacer cette résistance R en parallèle avec la
source de courant Uref/2R en série avec une résistance R. Cette résistance forme, avec la
première résistance R série du reste du réseau (partie à gauche de la branche i), une nouvelle
résistance 2R. On se retrouve donc exactement dans la même situation qu’au départ, c’est-
à-dire avec une branche contenant une résistance 2R en série avec une source de tension, en
parallèle avec une résistance 2R (suite de la partie de gauche du réseau), à ceci près que le
problème a été déplacé d’un nœud vers la gauche et que la valeur de la source de tension a
été divisée par deux.
En répétant ces opérations le nombre de fois qu’il est nécessaire. On trouve finalement avec
une résistance R en série avec une source de tension Uref/2n-i connectées entre l’entrée du
suiveur de tension et la masse. La contribution à la tension totale de sortie de la seule source
de tension Uref connectée à la branche i du réseau R/2R vaut donc Uref/2n-i.
branche i
branche n-1 branche i+1 branche 0
2R
R R R 2R
U0
2R 2R 2R 2R
Uref
Schéma équivalent
branche i+1 branche i branche i
R R
Uref
2R
2R 2R Thevenin Norton 2R 2R
R
Uref
Uref
2
Figure 6-24 : Transformation pour l’étude du fonctionnement
Globalement, l’équation de la fonction de transfert du convertisseur N/A est donc :
⎛d d d d ⎞
U 0 = U ref ⋅ ⎜ n0 + n1−1 + ... + n−2 2 + n−1 ⎟ 6.43
⎝2 2 2 2 ⎠
La résolution est définie par
U ref
U LSB = 6.44
2n
enfin la plage de conversion sera comprise entre les limites suivantes
1
0 ≤ U 0 ≤ U ref ⋅ (1 − ) 6.45
2n
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6.3.3.4 Convertisseur N/A à échelle R/2R à commutation de sources de courant

Ici encore, l’étude de fonctionnement se fait en appliquant le principe de superposition : on
considère qu’une seule source de courant est connectée à un nœud du réseau R/2R, on
calcule la tension qu’elle provoque à la sortie du réseau (entrée du suiveur), puis on répète
l’opération pour chaque nœud du réseau. L’équation de la caractéristique de transfert du
convertisseur N/A s’obtient en effectuant la somme de toutes ces contributions.
IR IR IR IR
(MSB) (LSB)
dn-1 dn-2 dn-3 d0
U0
R R R 2R
2R 2R 2R 2R
Figure 6-25 : Schéma de principe du convertisseur N/A à échelle R/2R à commutation de sources de courant
Lorsqu’on applique une source de courant IR entre la terre et un nœud i quelconque du

réseau, celle-ci voit : la résistance 2R contre la masse de la partie du réseau situé à la droite
du nœud i, la résistance 2R contre la masse de la partie du réseau situé à droite du nœud i, la
résistance 2R contre la masse de la branche verticale du réseau connectée à ce même nœud
et le reste du réseau à sa gauche. On simplifie le problème en considérant que les deux
résistances 2R contre terre n’en constituent qu’une seule de valeur R.
IR
noeud n-1 noeud i+1 noeud i noeud 0
2R
R R R 2R
U0
2R 2R 2R 2R
Schéma équivalent
noeud i+1
noeud i
2R R
IR/2 IR
2R 2R Norton RIR Thevenin R
Figure 6-26 : Transformation pour l’étude du fonctionnement
La transformation "Norton → Thévenin" permet de remplacer cette résistance et la source

de courant IR qui lui est parallèle par une résistance R en série avec une source de tension
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U=R⋅IR. Ces deux éléments apparaissent en série avec la première résistance R vue à
gauche du nœud i (résistance entre les nœuds i et i+1). On déplace le problème d’un nœud
vers la gauche en considérant que les deux résistances R n’en forment q’une de valeur 2R
contre la masse, en parallèle avec une source de courant IR/2. L’élément suivant de la partie
du réseau qui se trouve à gauche est aussi une résistance 2R contre la masse. Il ne reste donc
plus qu’une résistance R contre terre en parallèle avec la source de courant. On se retrouve
donc dans la même situation qu’au départ, mais déplacée d’un nœud plus à gauche et avec
une source de courant réduite de moitié.
En répétant ces opérations le nombre de fois qu’il est nécessaire, on se retrouve finalement
avec une résistance R en parallèle avec une source de courant IR/2n-(i+1) connectées entre
l’entrée du suiveur de tension et de la masse. La contribution à la tension totale de sortie de
la source de courant IR connectée au nœud i du réseau R/2R vaut donc R⋅IR/2n-(i+1).
Globalement, l’équation de la fonction de transfert du convertisseur N/A est donc :
⎛ d d d ⎞
U 0 = R ⋅ I R ⋅ ⎜ n0−1 + n−1 2 + ... + n−2 + d n−1 ⎟ 6.46
⎝2 2 2 ⎠
La résolution est définie par
R ⋅ IR
U LSB = 6.47
2 n−1
enfin la page de conversion sera comprise entre les limites suivantes
2n −1
0 ≤ U0 ≤ R ⋅ IR ⋅ 6.48
2 n−1
6.3.4 Convertisseur à sources de courant pondérées
Le principe de fonctionnement est basé sur la commutation de sources de courant dont les
valeurs sont pondérées suivant les puissances croissantes successives de deux. Les ordres de
commutations sont réalisés au moyen des bits d’une grandeur de commande binaire
d’entrée. Les sources de courant ainsi commandées débitent sur une charge résistive qui
effectue une conversion courant-tension
U
dn-1 dn-2 dn-3 d0
(MSB) (LSB)
R
2n-1I 2n-2I 2n-3I I
Figure 6-27 : Principe du convertisseur N/A à sources de courant pondérées
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Les sources de courant pondérées peuvent être réalisées à l’aide de transistors bipolaires
connectés en miroirs de courants de rapport croissant suivant les puissances successives de
deux (mise en parallèle de plusieurs transistors).
I I 2I 4I
Uref
Figure 6-28 : Réalisation de sources de courant pondérées
En général on utilise une représentation simplifiée de ces sources de courant pondérées
I 2I 4I
Uref
1x 2x 4x
Figure 6-29 : Représentation simplifiée de sources de courant pondérées
Cette version de base des sources de courant limitées à des rapports de l’ordre de 8 (4 bits),
en raison de la limite d’appariement des tensions UBE des transistors (le courant dépend de
UBE de façon exponentielle).
Une première version améliorée des sources de courant pondérées est de placer des
résistances pondérées en puissance de deux dans les émetteurs des transistors, afin de
s’affranchir des variations des tensions UBE
I 2I 4I
Uref
1x 2x 4x
R R/2 R/4
Figure 6-30 : Sources de courant avec résistances pondérées
Les rapports de courant ainsi obtenus sont plus précis, mais subissent les même limitations
que les réseaux de résistances pondérées : l’appariement devient critique pour des rapports
élevés.
Une autre limitation, qui intervient en fait avant la précédente, est la surface prohibitive
occupée par un grand nombre de transistors et de résistances en parallèle. Pour 8 bits par
exemple, le dernier bloc serait constitué de 128 transistors élémentaires.
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Une seconde amélioration peut être apportée en remplaçant les résistances pondérées par un
réseau R/2R en échelle.
I I/2n-2 I/2n-1 I/2n-1
Uref
2n-1x 2x 1x 1x
2R 2R 2R
2I R R 2R
-VCC
Figure 6-31 : Sources de courant pondérées avec réseau R/2R
Comme précédemment, la taille de chaque transistor est proportionnelle au courant qui le

traverse. Les tensions UBE sont donc bien toutes identiques, de même que les tensions
d’émetteurs, ce qui assure la pondération correcte des courants dans les branches du réseau
R/2R. Toutefois, la taille pour un grand nombre de bits demeure importante.
La résistance de terminaison du réseau est aussi connectée à un transistor afin que son
extrémité soit au même potentiel que les extrémités des autres résistances 2R.
Lorsque le nombre de bits est élevé, le convertisseur à sources de courant pondérées peut
être segmenté en deux tronçons, afin d’éviter d’utiliser des rapports de tailles de transistors
trop importants. Deux techniques sont généralement utilisées : la segmentation par division
de courant (Figure 6-32) et la segmentation maître-esclave (Figure 6-33).
− Le courant soutiré par le tronçon de droite (bits de poids faibles) est divisé par 2n/2 (16
dans l’exemple pour n=8 de la Figure 6-32) avant d’être additionné à celui soutiré par
le tronçon de gauche (bit de poids forts).
R0
Diviseur par 16
I0 15R
U0
R
d7 d6 d5 d4 d3 d2 d1 d0
(MSB) (LSB)
I I/2 I/4 I/8 I/8 I I/2 I/4 I/8 I/8
Uref
8x 4x 2x 1x 1x 8x 4x 2x 1x 1x
2R 2R 2R 2R 2R 2R 2R 2R
2I R R R 2R 2I R R R 2R
-VCC -VCC
Figure 6-32 : Segmentation par division de courant
⎛ d d d d 1 d d d d ⎞
U 0 = R0 ⋅ I ⋅ ⎜ ( 07 + 16 + 25 + 34 ) + ( 03 + 12 + 12 + 30 ) ⎟ 6.49
⎝ 2 2 2 2 16 2 2 2 2 ⎠
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Généralisation
2 ⋅ R0 ⋅ I
U0 = n
⋅ (d 0 + d1 ⋅ 21 + d 2 ⋅ 2 2 + d 3 ⋅ 2 3 + ... + d n−1 ⋅ 2 n−1 ) 6.50
2
− Le courant de la branche de terminaison du tronçon de gauche (échelle maître), qui est
identique au courant du bit de poids faible de ce tronçon, est utilisé comme courant de
référence du tronçon de droite (échelle esclave), qui le subdivise à son tour en n/2
paliers successifs (Figure 6-33).
I0
d7 d6 d5 d4 d3 d2 d1 d0
(MSB) (LSB)
8I 4I 2I I I I/2 I/4 I/8 I/16 I/16
Uref
8x 4x 2x 1x 1x 8x 4x 2x 1x 1x
2R 2R 2R 2R 2R 2R 2R 2R
16I R R R 2R R R R 2R
-VCC
Figure 6-33 : Segmentation maître-esclave
(
I 0 = − I ⋅ (d 7 ⋅ 2 3 + d 6 ⋅ 2 2 + d 5 ⋅ 21 + d 4 ⋅ 2 0 ) + (d 3 ⋅ 2 −1 + d 2 ⋅ 2 −2 + d1 ⋅ 2 −3 + d 0 ⋅ 2 −4 ) ) 6.51
Généralisation
2n / 2 ⋅ I
I0 = − n
⋅ (d 0 + d1 ⋅ 21 + d 2 ⋅ 2 2 + d 3 ⋅ 2 3 + ... + d n−1 ⋅ 2 n−1 ) 6.52
2
Les commutateurs de courant sont réalisés au moyen d’une paire différentielle dans le cas
de sources de courant à haute impédance de sortie. En effet, celle-ci n’est pas affectée par la
modification de la tension à ses bornes qui intervient lors de la commutation.
d
d
d d
Ubiais
t
t Commande
Commande I I digitale
digitale
Figure 6-34 : Commutateur de courant réalisé avec une paire différentielle bipolaire
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6.3.5 Convertisseur à capacités pondérées
Ce type de convertisseurs appartient à la famille des circuits à capacités commutées, qui
reposent sur le principe de la redistribution de charges entre capacités que l’on commute à
l’aide de transistors MOS.
6.3.5.2 Convertisseur N/A à capacités pondérées (variante 1)

Le fonctionnement de ce type de convertisseur N/A peut être décomposée en deux phases
− Phase de reset ou décharge :
SR sur la masse U 0 = 0V
⇒
di sur la masse
− Phase de charge :
SR sur entrée ouverte Au moment de la commutation de di sur Uref (juste
di sur Uref après l’ouverture de SR), les deux capacités sont
⇒ traversées par le même courant de charge. A la fin du
temps de charge, elles ont donc accumulé la même
charge Q.
On a : charge dans C1 : Q1 = Q = C1 ⋅ (U ref − U 0 )

charge dans C2 : Q2 = Q = C 2 ⋅U 0
mêmes charges ⇒ Q1 = Q2 = Q ⇒ C1 ⋅ (U ref − U 0 ) = C 2 ⋅ U 0
C1 C
⇒ U 0 = U ref ⋅ = U ref ⋅ 1 6.53
C1 + C 2 Ctot
sR
C1 C2
U0
di
Uref
Figure 6-35 : Principe du convertisseur N/A à capacités pondérées (variante 1)
6.3.5.3 Réalisation de la variante 1

Pour réaliser un convertisseur N/A, on remplace la capacité commutée C1 du principe de
base par un réseau parallèle de capacités pondérées, commutées chacune par un bit différent
de la grandeur binaire d’entrée. Ainsi par rapport au principe de base, la capacité C1
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correspondra à la mise en parallèle de toutes les capacités commutées à Uref et la capacité C2

à la mise en parallèle de toutes les capacités qui restent connectées à la masse. On utilise en
outre un suiveur de tension pour extraire la tension U0 sans charger le nœud commun à
toutes les capacités
Ainsi C1 devient : C1 = d 0 ⋅ C + d1 ⋅ 2 ⋅ C + ... + d n−1 ⋅ 2 n−1 ⋅ C

C2 devient : C 2 = C + d 0 ⋅ C + d1 ⋅ 2 ⋅ C + ... + d n−1 ⋅ 2 n−1 ⋅ C
Et Ctot devient : Ctot = C1 + C 2 = C + C + 2 ⋅ C + ... + 2 n−1 ⋅ C = 2 n ⋅ C
L’équation de la caractéristique de transfert du convertisseur N/A devient donc
d 0 + 2 ⋅ d1 + ... + 2 n−1 ⋅ d n−1

U 0 = U ref ⋅ 6.54
2n
sR
U0
C
2n-1C 4C 2C C
dn-1 d2 d1 d0
(MSB) (LSB)
Uref
Figure 6-36 : Réalisation du convertisseur N/A à capacités pondérées (variante 1)
Pour que le circuit fonctionne correctement, la présence d’une capacité connectée en

permanence entre la sortie du réseau (entrée du suiveur) et la masse est nécessaire. Le choix
particulier de cette capacité non commutée égale à C (valeur de base du réseau de capacités
pondérées) permet de rendre l’expression ci-dessus indépendante de la valeur de C. Hormis
les imperfections de l’amplificateur opérationnel, la précision de ce convertisseur ne dépend
donc que du degré d’appariement des capacités.
Pour la résolution, on peut écrire
U ref
U LSB = 6.55
2n
Et pour la dynamique de sortie
2n −1
0 ≤ U 0 ≤ U ref ⋅ 6.56
2n
6.3.5.4 Convertisseur N/A à capacités pondérées (variante 2)

Le fonctionnement de ce type de convertisseur N/A peut être décomposée en deux phases
− Phase de reset ou décharge :
SR sur U0 (fermé)
di sur la masse
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⇒ Les deux capacités sont déchargées U 0 = 0V
− Phase de charge :
SR sur entrée ouverte ⇒ L’un des côtés de C1 est toujours connecté à la masse
di sur Uref virtuelle (de même pour C2). Lorsqu’on applique Uref à
son autre extrémité (juste après l’ouverture de SR), le
courant de charge de C1 traverse aussi C2. Les deux
capacités accumulent donc la même charge Q, mais on
a Uref aux bornes de C1 et -U0 aux bornes de C2.
On a : charge dans C1 : Q1 = Q = C1 ⋅ U ref

charge dans C2 : Q2 = Q = −C 2 ⋅U 0
mêmes charges ⇒ Q1 = Q2 = Q ⇒ C1 ⋅U ref = −C 2 ⋅ U 0
C1
⇒ U 0 = −U ref ⋅ 6.57
C2
SR
C2
U0
C1
di
Uref
Figure 6-37 : Principe du convertisseur N/A à capacités pondérées (variante 2)
6.3.5.5 Réalisation de la variante 2

Comme précédemment, on réalise un convertisseur N/A en remplaçant C1 par un réseau de
capacités pondérées en parallèle, commutées chacune par un bit de la grandeur binaire
d’entrée.
Ainsi C1 devient : C1 = d 0 ⋅ C + d1 ⋅ 2 ⋅ C + ... + d n−1 ⋅ 2 n−1 ⋅ C
L’équation de la caractéristique de transfert du convertisseur N/A de vient donc
C
U 0 = −U ref ⋅ ⋅ (d 0 + 2 ⋅ d1 + ... + 2 n−1 ⋅ d n−1 ) 6.58
C2
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Les circuits à capacités pondérées sont bien adaptés à la technologie CMOS qui permet de
réaliser :
− des capacités bien appariées de haute qualité
− d’excellents commutateurs de tension (transistor MOS)
En outre, dans ce type de circuits, la résistance du canal MOS n’influence que la vitesse de
conversion (temps de charge et décharge de capacités), mais n’affecte pas la précision du
résultat final.
Les limites de la précision sont données par
− imperfections des amplificateurs opérationnels (offset, non-linéarité,…)
− limite de précision des rapports des capacités (appariement)
− injection d’horloge : lors de la coupure d’un MOS, une partie des charges de son canal
est transférée vers la capacité qu’il contrôle.
SR
C2
U0
2n-1C 4C 2C C
dn-1 d2 d1 d0
(MSB) (LSB)
Uref
Figure 6-38 : Réalisation du convertisseur N/A à capacités pondérées (variante 2)
Pour la résolution, on peut écrire
C
U LSB = U ref 6.59
C2
Et pour la plage de sortie
C
0 ≤ U 0 ≤ U ref ⋅ ⋅ (2 n − 1) 6.60
C2
6.4 CONVERSION ANALOGIQUE – NUMÉRIQUE
6.4.1 Fenêtre d’échantillonnage

Le temps de conversion d’un convertisseur A/N dépend notamment du procédé de
conversion utilisé, de la résolution et de la consommation de puissance tolérée.
Durant le cycle de conversion, la plupart des convertisseurs A/N font plusieurs fois appel à
la grandeur d’entrée uin à convertir. Si cette valeur n’a pas été mémorisée et figée à l’entrée
du convertisseur durant tout le cycle de conversion, elle peut varier de façon significative et
affecter gravement la qualité du résultat. L’erreur associée s’appelle « l’erreur
d’ouverture ».
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uin(t)/Uref [1] Entrée sinusoïdale
0.8
0.6
0.4
0.2
0 Erreur : ∆u Pleine échelle : 2Ûin/Uref
-0.2
-0.4
-0.6
-0.8
Temps d’ouverture :∆T
-1
0 1 2 3 4 5 6 7 8 9
ωt [rad/s]
Figure 6-39 : Conversion A/N d’un signal sinusoïdal
Pour un signal sinusoïdal, l’erreur maximale d’ouverture se situe autour du passage par zéro
et vaut :
∆u = Uˆ in ⋅ ω ⋅ ∆T 6.61
Cette erreur doit rester inférieure à 1LSB, c’est-à-dire à [2Ûin/2n]. Le temps d’ouverture
maximum doit donc être inférieur à
1
∆Tmax < 6.62
2 ⋅π ⋅ f
n
Par exemple pour un signal sinusoïdal de fréquence f=10kHz et une précision de 10 bits, on
obtient ∆T<32ns. Cette performance dépasse les possibilités des convertisseurs actuels.
La solution est d’utiliser un circuit Sample&Hold en amont du convertisseur. Dès lors, la
seule exigence à respecter est celle du théorème d’échantillonnage, c’est-à-dire que la
fréquence d’échantillonnage doit être égale au moins à deux fois la fréquence maximale du
signal à échantillonner. Pour l’exemple ci-dessus, le temps de conversion maximum devient
dans ce cas 50µs (1/2f), ce qui est facilement réalisable
6.4.2 Échantillonnage et maintien
6.4.2.1 Généralités
L’échantillonneur-bloqueur (Sample & Hold) a deux buts : premièrement préciser l’instant
d’échantillonnage, en réduisant notamment le temps de moyennage. Deuxièmement,
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maintenir constante la tension à l’entrée du convertisseur A/N pendant toute la durée

nécessaire de conversion.
Il fonctionne donc en deux temps. Durant la phase d’acquisition, la tension aux bornes d’un
condensateur de mémorisation suit fidèlement la tension d’entrée. Au moment de
l’échantillonnage, l’ouverture d’un interrupteur isole ce condensateur de l’entrée. Il
conserve donc la tension qui était présente à l’entrée à l’instant d’ouverture. C’est la phase
de mémorisation.
6.4.2.2 Structure
La plupart des échantillonneurs-bloqueurs sont réalisés selon l’une ou l’autre des structures
illustrées par les Figure 6-40 et Figure 6-41. Dans le circuit de la Figure 6-40, le
condensateur de mémorisation C se trouve à l’entrée d’un amplificateur non-inverseur de
gain unité. Il est chargé directement par le signal à mesurer, à travers de l’interrupteur S.
C’est donc l’impédance de la source qui détermine la rapidité avec laquelle un condensateur
de valeur donnée est chargé.
In
Out
C
Commande
Figure 6-40 : Echantillonneur bloqueur en boucle ouverte
A la Figure 6-41 le condensateur de mémorisation est placé dans la contre-réaction d’un

amplificateur inverseur.
R2
In R1 C
Out
Commande
Figure 6-41 : Echantillonneur bloqueur avec contre-réaction
La rapidité de charge dépend donc du courant de sortie maximum de cet amplificateur et de

la constante de temps R2C. Par rapport au précédent, ce circuit présente l’avantage d’une
impédance d’entrée purement résistive, donc indépendante de la fréquence. Cette
impédance varie en fonction de la position de l’interrupteur.
Dans les deux cas, le courant de fuite total déchargeant le condensateur est la somme du
courant de polarisation de l'amplificateur, du courant de fuite à travers l'interrupteur et du
courant à travers le diélectrique du condensateur lui-même. En ce qui concerne la
conservation de la tension mémorisée, les deux circuits sont donc équivalents, s'ils sont
réalisés au moyen des mêmes composants.
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Les interrupteurs sont généralement des transistors à effet de champ (FET). Pour une
exécution où le condensateur de mémorisation est un élément discret, on choisira un
condensateur au polystyrène, au polycarbonate ou au polypropylène, en raison des faibles
pertes de ces diélectriques. Dans une exécution intégrée, ce condensateur est généralement
de type MOS. Enfin, l'amplificateur opérationnel comportera un étage d'entrée à FET afin
de réduire autant que possible le courant de polarisation.
6.4.2.3 Spécification d'un échantillonneur-bloqueur

En phase d'acquisition, le condensateur de mémorisation C et les éléments qui l'entourent
peuvent être considérés comme un filtre passe-bas du 1er ordre, caractérisé par sa bande
passante ou son temps d'établissement, appelé ici temps d’acquisition (acquisition time). Ce
temps est l'un des paramètres les plus importants d'un échantillonneur-bloqueur. Il définit la
durée minimum de fermeture de l'interrupteur, compatible avec une erreur de charge du
condensateur donnée. La bande passante traduit l'aptitude du circuit à échantillonner des
signaux à fréquence élevée.
Trois paramètres décrivent le passage de la phase d'acquisition à la phase de mémorisation.
Il est important de connaître avec une grande exactitude l'instant d'ouverture de
l'interrupteur, qui correspond à l'instant d'échantillonnage. Les circuits constituant
l'interrupteur introduisent un retard entre l'application de la commande et l'ouverture
effective, appelée retard d'ouverture to (aperture delay). Un retard d'ouverture constant est
sans influence sur les possibilités d'analyse du signal par échantillonnage, puisqu'il
correspond à un simple déphasage.
Finalement, l'ouverture de l'interrupteur s'accompagne de phénomènes transitoires dus pour
une bonne part aux couplages capacitifs, parasites avec la tension de commande. On appelle
temps d'établissement au blocage tb (sample to hold settling) le temps nécessaire à un
amortissement donné de ces composantes transitoires sur le condensateur de mémorisation
C.
Trois paramètres également sont nécessaires pour décrire la phase de mémorisation.
Intégrées à la fin de tb les composantes transitoires provoquent sur C une tension parasite
appelée décalage au blocage ∆Ub (sample to hold offset) ou décalage de charge (charge
offset), exprimée en mV ou µV. L'interrupteur ouvert, la charge du condensateur varie
lentement sous les effets conjugués du courant de polarisation de l'amplificateur et des
résistances de fuite du diélectrique et de l'interrupteur. Il en résulte une variation de tension
à la sortie du convertisseur appelée pente de décharge dV/dt ≤ 0 (hold mode drop rate).
Enfin, même en phase de mémorisation, la sortie du circuit n'est pas totalement isolée de
l'entrée. On appelle taux de réjection (hold mode feedthrough) le rapport de la variation du
signal de sortie à la variation du signal d'entrée, lorsque l'interrupteur est ouvert. Le taux de
réjection est exprimé en dB et correspond à un signal de fréquence donnée, de forme
sinusoïdale ou carrée.
La Figure 6-42 illustre le fonctionnement de l’échantillonneur - bloqueur. On y retrouve une
partie des grandeurs définies ci-dessus
CD\SE\Cours\Chap6
temps d'établissement
au blocage tb
uin(t)
décalage au blocage ∆Ub

u0(t)
décharge
Retard à l'ouverture to
t
Temps d'acquisition t a
d
..tion (Hold) mémorisation (Hold)
t
Acquisition (Track)
Figure 6-42 : Comportement temporel d'un échantillonneur - bloqueur
6.4.2.4 Fonctionnement avec recouvrement

Lorsque le signal à mesurer présente des transitions rapides, telles qu'on les trouve dans un
système à multiplexeur où les mesures successives sont prises sur des canaux différents, il
faut tenir compte des temps d'établissement des amplificateurs et des filtres placés entre le
multiplexeur et l'échantillonneur. La durée minimale de la phase d'acquisition s'en trouve
augmentée.
Adresse de selection Contrôle d'état

du canal à convertir du commutateur adressé
Canal 1
uin(1)
Canal 2
uin(2)
Canal n
uin(n)
Canal n+1
uin(n+1) C
Canal N-1
Commande
uin(N-1) Convertisseur A/N
Canal N
uin(N)
Echantillonneur - bloqueur
Multiplexeur analogique
à N entrées
Figure 6-43 : Entrées analogiques multiplexées
On peut alors profiter de l'isolation entre l'entrée et la sortie de l'échantillonneur pendant la

période de mémorisation. Si on synchronise les transitions du signal à mesurer avec le début
de cette période, l'établissement des éléments de la chaîne de mesure peut se faire en même
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temps que la conversion de l'échantillon précédent. La durée de conversion est

généralement suffisamment longue pour que le signal à l'entrée de l'échantillonneur soit
correctement établi. Une augmentation de la durée d'acquisition n'est plus nécessaire dans
ce cas. On appelle fonctionnement avec recouvrement (overlapping mode) ce mode
d'utilisation.
Signal à la sortie du multiplexeur (Idéal)
canal n-1 canal n canal n+1
Signal à la sortie du multiplexeur

(cas avec capacité parasite)
t
Signaux sur l'échantillonneur bloqueur
τn τn+1
Tn Tn+1
uo(t)
uin(t)
t
Commande MUX (N° canal)
n n+1 n+2
t
Commande Echantillonneur Bloqueur
acquis. canal n acquis. canal n+1
mem. canal n-1 mem. canal n

t
Commande convertisseur
t
conv. canal n-1 conv. canal n
Tn : temps d'établissement du signal du canal n à l'entrée de l'échantillonneur

τn : temps d'acquisition de l'échantillonneur - bloqueur pour le canal n
Figure 6-44 : Multiplexage des signaux analogiques d'entrées
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6.4.3 Convertisseur à intégration
Le temps d’intégration du signal à convertir est comparé au temps d’intégration d’un signal
de référence. La plupart de ces convertisseurs sont basés sur le principe de l’intégration
double rampe, ou sur un principe qui en découle.
6.4.3.2 Caractéristiques
Les caractéristiques principales sont les suivantes :
− Haute résolution : Famille de convertisseur la plus

− Haute précision : précise : 16 bits et plus
− Excellente linéarité différentielle et intégrale :
− Temps de conversion assez long .. 1ms .. 1s : Une conversion nécessite un temps
de 2n, voire 2n+1 opérations
élémentaires
− Technologie CMOS
− Applications typiques : Instrumentation de précision
Télémétrie
6.4.3.3 Intégrateur analogique à simple rampe

On intègre la tension de référence Uref jusqu’à ce que le résultat u0 atteigne la valeur de uin.
Parallèlement, on compte les impulsions délivrées par un circuit d’horloge de fréquence
fixe pendant le temps que dure l’intégration de Uref. Comme ce temps est proportionnel à
uin, le nombre binaire présent à la sortie numérique à la fin du comptage l’est aussi.
Ce nombre est mémorisé à la fin de chaque cycle de comptage, puis u0 et le compteur sont
remis à zéro avant d’entamer un nouveau cycle.
La limitation de la précision de ce type de convertisseur A/N est due aux imprécisions des
éléments R et C ainsi qu’aux variations de R avec la température.
Reset
Uin
Comparateur
R C
-Uref uo Compteur n bits
&
Latches
Horloge
Intégrateur Sortie numérique
Figure 6-45 : Intégateur analogique à simple rampe : schéma de principe
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uo Arrêt du comptage
uin
u C (t ) = U ref ⋅
t Mémorisation
R ⋅C et remise à zéro
t
T
Figure 6-46 : Intégateur analogique à simple rampe : chronogramme
6.4.3.4 Intégrateur analogique à double rampe

La conversion se fait en trois étapes :
1. Initialisation de l'intégrateur en appliquant +Uref ou –Uref selon l'état du comparateur.
2. Intégration de la tension d’entrée uin durant un temps T0 fixe (imposé par N0 et fCLOCK).
3. Intégration d’une tension de référence ±Uref de signe opposé à uin durant le temps T1
nécessaire pour ramener la sortie de l’intégrateur à zéro.
Les accroissements de la rampe croissante et de la rampe décroissante étant identiques, on
peut écrire :
T0 T
uin ⋅ = U ref ⋅ 1 6.63
R ⋅C R ⋅C
ou encore
N1
uin = U ref ⋅ 6.64
N0
avec N0 et N1, les nombres de cycles d’horloge durant respectivement les temps T0 et T1. La
sortie N1 du compteur représente donc directement le résultat de la conversion.
En conclusion
1. Le résultat est indépendant de R et de C (précision et variation en fonction de la
température).
2. Le résultat dépend d’un rapport de temps et n’est donc pas affecté par une imprécision
de la fréquence d’horloge.
Ces convertisseurs sont les plus précis. Ils permettent de dépasser 16 bits.
CD\SE\Cours\Chap6
Intégrateur
Uin
R
-Uref
C2
Comparateur
Uref
Logique de contrôle
Sortie numérique (Ni)

Latches
Compteur Horloge
Valeur initiale de comptage -N0
Figure 6-47 : Intégateur analogique à double rampe : schéma de principe
uC(t) T0
U A = U in ⋅
R⋅C
UA t − T0
uC (t ) = U in ⋅
t uC (t ) = U A − U ref ⋅
R⋅C R⋅C
uC(T0+T1)=0
t
T0(fixé) T1
N0 cycles d'horloge N1 cycles d'horloge

(valeur imposée) (valeur fonction de Uin)
Chargement de -N0 Arrivée à 0 Mémorisation

dans le compteur du compteur de N1
Figure 6-48 : Intégateur analogique à double rampe : chronogramme
CD\SE\Cours\Chap6
La Figure 6-49 montre l’effet d’une variation de la tension d’entrée uin.
uC
UA2
UA1
Uin2
Uin1
T0(fixé) T1 t
T2
Figure 6-49 : Intégateur analogique à double rampe : effet d’une variation de Uin
La Figure 6-50 montre l’effet d’une variation des paramètres de l’intégrateur par
l’intermédiaire de produit RC pour une même valeur de la tension d’entrée uin
uC
UA
U'A
RC
R'C'
T0(fixé) T1 t
Figure 6-50 : Intégateur analogique à double rampe : effet d’une variation de RC
CD\SE\Cours\Chap6
6.4.3.5 Intégrateur numérique basé sur un convertisseur N/A

L’intégrateur analogique peut être remplacé par un intégrateur numérique. Une intégration
complète est effectuée à chaque cycle de conversion. Les Figure 6-51 et Figure 6-52 illustre
la structure adoptée lorsque les échantillons successifs de uin ne sont pas corrélés entre eux.
Reset/Start
Horloge
Compteur binaire
à n bits
Sorties numériques
Comparateur
uN/A
Convertisseur
N/A
uin
Figure 6-51 : Intégateur numérique : schéma de principe
uN/A
uin
t
Figure 6-52 : Intégateur numérique : chronogramme
Une seconde variante est utilisée lorsque les échantillons ne présentent pas de discontinuité
(sans saut brutal de la tension). Dans ce cas on parle de convertisseur suiveur ou « tracking
converter ».
CD\SE\Cours\Chap6
Horloge
Compteur/Décompteur
bimaire à n bits
Sorties numériques
Comparateur
uN/A
Convertisseur
N/A
uin
uN/A
uin
uN/A
t
6.4.3.6 Convertisseur à équilibre de charge ou « incrémental »

Le convertisseur incrémental est dérivé de l’intégrateur double rampe. Il utilise le principe
des capacités commutées et est donc particulièrement bien adapté à une réalisation
monolithique en technologie CMOS.
L’idée de base consiste à effectuer les intégrations par pas discrets, en transférant des
charges à l’aide de capacités commutées.
L’intégration de uin se fait en 2n pas discrets en transférant vers la sortie 2n fois une charge
élémentaire de valeur [–uin⋅C1]. A chaque pas, la tension de sortie s’accroît d’une valeur
+uin⋅C1/C2.
L’intégration de –Uref se fait en transférant vers la sortie N fois une charge élémentaire de
valeur [+Uref⋅C1]. A chaque pas, la tension de sortie décroît d’une valeur -Uref⋅C1/C2.
Le nombre N correspond au nombre de pas nécessaires pour que le bilan total des charges
transférées soit nul. Idéalement, le bilan des charges pourrait donc s’écrire :
2 n ⋅ (−uin ⋅ C1 ) + N ⋅ (U ref ⋅ C1 ) = 0 6.65
et donc
CD\SE\Cours\Chap6
uin
N = 2n ⋅ 6.66
U ref
En réalité, comme on travaille par pas discrets, N peut être entaché d’une erreur comprise
entre 0 et 1, ce qui correspond à 1 LSB.
Le résultat de la conversion s’obtient simplement en effectuant le comptage binaire de N.
I6
I5
I4
I3
I6 I2
I1
Logique
I1
de commande
uin I5 C2
C1
I2
Uref I4
I3
Compteur n bits
Comparateur &
Latches
Sortie numérique
Figure 6-55 : Convertisseur à équilibre de charge ou “incrémental”
Pour ce type de convertisseur, il n’est pas possible de travailler de la même façon qu’avec le
convertisseur à double rampe analogique, et d’effectuer la totalité de l’intégration de uin
dans une première étape, suivie de la totalité de l’intégration de –Uref dans une deuxième
étape. En effet, après les 2n pas de la première étape, la tension de sortie de l’amplificateur
opérationnel serait :
C1
u out = 2 n ⋅ uin ⋅ 6.67
C2
Lorsque uin est proche de la valeur de Uref, la tension de sortie atteindrait des valeurs
gigantesques, à moins de travailler avec une tension de référence extrêmement faible, ou
avec un rapport de capacités très élevé. Dans les deux cas c’est impossible pour des raisons
de bruit, de précision ou de surface de silicium.
La solution adoptée consiste à entrelacer l’intégration de uin avec celle de –Uref.
L’algorithme commence par transférer à la sortie une charge [+Uref⋅C1], ce qui amène la
tension de sortie à la valeur négative –Uref⋅C1/C2. On transfert ensuite la charge [–uin⋅C1] un
nombre de fois suffisant pour que la tension de sortie, qui s’accroît à chaque pas d’une
valeur uin⋅C1/C2 repasse par zéro. A ce moment on transfert une nouvelle charge [+Uref⋅C1],
ce qui décale à nouveau la tension de sortie d’une valeur –Uref⋅C1/C2 et la ramène à une
valeur négative. On reprend alors le transfert des charges [–uin⋅C1]. L’opération se poursuit
de la même façon jusqu’au moment où on a transféré 2n fois la charge [–uin⋅C1]. Il suffit de
CD\SE\Cours\Chap6
compter le nombre N de fois que la charge [+Uref⋅C1] a été transférée pour obtenir le résultat
de la conversion.
Au moment de l’arrêt du transfert de charges, la tension résiduelle de sortie vaut :
C1 C
u out = 2 n ⋅ uin ⋅ − N ⋅ U ref ⋅ 1 6.68
C2 C2
d’où on déduit comme précédemment
u in
N = 2n ⋅ + ε , avec 0 ≤ ε ≤ 1 6.69
U ref
uout u'in deux fois plus grand que uin
uin C1
C2
-Uref C1
C2
N=1 N=2 N=3 N=4
Figure 6-56 : Détail du transferts de charge : chronogramme
Les caractéristiques principales du convertisseur à transfert de charge sont

− La précision est indépendante du rapport C1/C2
− La précision dépend de l’offset du comparateur et de « l’injection d’horloge » des
commutateurs MOS. Ces deux effets peuvent toutefois être compensés par des
techniques spéciales, qui ne seront pas abordés ici
− Ces convertisseurs peuvent atteindre 16 bits de résolution en version monolithique
(intégrée), et ceci sans aucun ajustement.
6.4.3.6.1 Détail du transfert de charge

1. Intégration de la tension d’entrée uin
I6
I1
uin I5 C2
I2 C1
Uref I4
I3
Figure 6-57 : Détail du transfert de charge : intégration de +uin (première phase)
CD\SE\Cours\Chap6
uC1 = uin
6.70
QC1 = uin ⋅ C1
I6
I1
uin I5 C2
I2 C1
Uref I4
I3
Figure 6-58 : Détail du transfert de charge : intégration de +uin (deuxième phase)
u C1 → 0
QC' 1 → 0 6.71
QC 2 = u out ⋅ C 2 = QC1 = uin ⋅ C1
En fait uout est un incrément, à chaque intégration, de uin. On peut écrire ∆uout=uin⋅C1/C2.
2. Intégration de la tension de référence Uref
I6
I1
uin I5 C2
I2 C1
u0
Uref I4
I3
Figure 6-59 : Détail du transfert de charge : intégration de -Uref (première phase)
u C1 = 0
6.72
QC1 → 0
I6
I1
uin I5 C2
I2 C1
u0
Uref I4
I3
Figure 6-60 : Détail du transfert de charge : intégration de -Uref (deuxième phase)
CD\SE\Cours\Chap6
uC1 = U ref
QC1 → U ref ⋅ C1
∆QC 2
∆uout = − 6.73
C2
C1
∆QC 2 = QC1 ⇒ ∆uout = −U ref
C2
Le signe de la variation de tension de sortie à chaque pas d’intégration dépend de l’ordre

dans lequel les commutateurs sont ouverts et fermés.
6.4.4 Convertisseur à approximations successives
La gamme totale disponible est divisée en 2 parties égales; on situe ensuite le signal à
convertir dans une des deux parties, ce qui fixe la valeur du bit le plus élevé. La gamme
restante est à nouveau divisée en 2 parties égales pour y situer le signal d’entrée, et ainsi de
suite.
− Résolution moyenne : La résolution typique se situe dans la plage de

8 à 16 bits. Elle dépend essentiellement du
convertisseur N/A utilisé dans le système.
− Temps de conversion moyen : Le temps de conversion typique est de l’ordre
de 1us à 100us
Une conversion nécessite n cycles successifs
(pour n bits)
− Technologie : MOS (sous-ensemble d’un circuit MOS pour le
traitement du signal, ou circuit standard micro
puissance)
BIPOLAIRE (circuit standard rapide)
− Applications typiques : Télécommunications
Traitement du signal
Interface microprocesseur
Les convertisseurs à approximations successives représentent un excellent compromis

précision/vitesse/prix. Ils représentent la majorité des convertisseurs à usage général.
6.4.4.3 Principe général

Les convertisseurs A/N à approximations successives sont des systèmes bouclés construits
autour d’un convertisseur N/A. Une conversion à n bits se fait en n étapes successives.
Chaque étape permet de fixer un des bits du mot binaire, en partant du MSB et en terminant
par le LSB.
CD\SE\Cours\Chap6
S
Logique
CC de contrôle
Registre à approximations successives

MSB
Convertisseur
SAR
N/A
Comparateur
LSB
Registre Registre
de SAH uin
de
décision test
(Mémoire) (Registre à décalage) Elément de maintien
Figure 6-61 : Convertisseur à approximations successives
En accord avec l'entrée de commande S (Start conversion), l'élément de maintien (SHA :

Sample and Hold) est placé en mode mémorisation (Hold) et tout les bits du registre
d'approximations successives (SAR : Successive Approximation Register) sont placés à
"0", à l'exception du MSB qui lui est placé à "1". La sortie du registre d'approximations
successives commande le convertisseur N/A par ses entrées digitales. Si la sortie du
convertisseur N/A est supérieure au signal analogique d'entrée, le MSB du SAR est placé à
"0", ceci jusqu'à la fin de la conversion. Dans le cas inverse, il est maintenu à 1 jusqu'à la fin
de la conversion. Le processus est répété pour chaque bit, dans le sens décroissance de leur
poids. Une fois que tous les bits ont été testés et maintenus à la valeur appropriée, le SAR
active un signal de fin de conversion CC (Conversion Complete). Le contenu du SAR
correspond alors à la valeur numérique de conversion du signal d'entrée.
Une conversion de n bits demande au minimum n étapes, mais contrairement à ce que l'on
pourrait croire, le temps de conversion d'un convertisseur 16 bits est beaucoup plus grand
que le double de celui d'un convertisseur 8 bits. Plus le nombre de bit de conversion est
élevé, plus le temps de conversion est important. En effet, la précision de la conversion
dépend de la qualité du convertisseur N/A. Par conséquent plus le convertisseur contient de
bits, plus le temps nécessaire à atteindre une précision équivalente demande de temps.
La Figure 6-62 présente un exemple de parcours de décision et contenus successifs de

registre pour une tension d’entrée uin quelconque.
CD\SE\Cours\Chap6
uin
1111 1111
1110 1110
1101 1101
uin 1100 1100
1011 1011
1010 1010
1001 1001
1000 1000
0111 0111
0110 0110
0101 0101
0100 0100
0011 0011
0010 0010
0001 0001
0000
t
0 1 1 0 1 0 1 0 1 0
0 0 0 1 1 0 1 0 1 0
0 0 0 0 0 1 0 0 0 0
0 0 0 0 0 0 0 1 0 0
Registre de test Registre de la

conversion
Registre de décision
(mémorisation)
Figure 6-62 : Arbre de décision
6.4.4.4 Convertisseur à échelle de résistances ou « potentiométrique »
Uref Logique de contrôle
3R/2
R SAH uin
R/2
Figure 6-63 : Convertisseur à échelle de résistances
CD\SE\Cours\Chap6
Les résistances terminales de valeurs R/2 et 3R/2 provoquent un décalage de la courbe de

réponse 1/2LSB, ce qui supprime l’offset de cette courbe.
6.4.4.5 Convertisseur à capacités pondérées

Pour des raisons de coût de fabrication, le convertisseur N/A utilisé est souvent de type à
capacités commutées (ou redistribution de charge). L'avantage de ce type de convertisseur
est que leur précision et leur linéarité sont principalement déterminées par
photolithographie, laquelle permet un excellent contrôle des condensateurs plan ainsi que de
leur appariement. De plus de petites capacités peuvent être placées en parallèle avec les
capacités principales par l'intermédiaire de commutateurs qui seront activés ou non lors de
routine d'auto-calibration.
De plus le coefficient en température différentielle entre capacités peut être meilleur que
1ppm/°C, ce qui offre une excellente stabilité en température.
Ce convertisseur utilise, dans sa boucle de réaction, un convertisseur N/A identique à celui

étudié au début (§ 0).
1. Échantillonnage de la tension uin
− état des interrupteurs
S = 0, et d 0 , d1 , ... d n−1 = 1 ⇒ u c = 0
− tous les condensateurs se chargent à uin
C C C C C
∑C =C tot =C + ( + + + ... + n−1 + n−1 ) = 2 ⋅ C
2 4 8 2 2
uC=0
Vers logique
S C C/2 C/2n-1 C/2n-1 de contrôle
dn-1 dn-2 d0 S Comparateur
uin
Uref
S
Figure 6-64 : Convertisseur à capacité pondérées : échantillonnage de la tension uin
2. Mémorisation de –uin à l’entrée du comparateur
− état des interrupteurs
S = 1, et d 0 , d1 , ... d n−1 = 0 ⇒ u c = −uin
CD\SE\Cours\Chap6
uC=-uin
Vers logique
uin
Uref
S
Figure 6-65 : Convertisseur à capacité pondérées : mémorisation de –uin à l’entrée du comparateur
3. Approximations successives par redistribution de charges
uC=-uin+Uref/2
Vers logique
uin
Uref
S
Figure 6-66 : Convertisseur à capacités pondérées : redistribution de charge avec dn-1 commuté sur Uref
On commence par connecter dn-1 à la référence de tension Uref, tandis que tous les autres
commutateurs restent connecté à zéro. La tension à l’entrée du comparateur s’accroît d’une
valeur
C U ref
∆uc = U ref ⋅ = 6.74
Ctot 2
La tension à l’entrée du comparateur voudra donc (principe de superposition)
U ref
uc = − uin 6.75
2
Si cette valeur est positive uin est inférieure à Uref/2 ⇒ le MSB est fixé à « 0 » (le
commutateur dn-1 revient à la masse et uc redevient égal à -uin
Si cette valeur est négative, uin est supérieure à Uref/2 ⇒ le MSB est fixé à « 1 » (le
commutateur dn-1 reste connecté à Uref).
Le processus est poursuivi successivement avec chaque capacité, à l’exception de la
dernière dont le commutateur S reste toujours connecté à la masse durant cette phase.
A la fin de n étapes d’approximation, la tension à l’entrée du comparateur vaut
CD\SE\Cours\Chap6
U ref d0 d
uc = ⋅( n −1
+ n−1 2 + ... + d n−1 ) − uin 6.76
2 2 2
Cette valeur résiduelle est inférieure à 1 LSB

Pour ce type de convertisseur, les caractéristiques principales sont les suivantes :
− Convertisseur très bien adapté à une réalisation monolithique en technologie MOS.
− Très peu sensible aux capacités parasites, puisque toutes les capacités ont une borne à
la terre.
− Précision essentiellement limitée par l’appariement des capacités. Typiquement 10
bits.
− Un « Sample & Hold » extérieur est inutile, puisque la fonction d’échantillonnage
préliminaire est inhérente au processus de conversion (mémorisation).
Pour exemple, prenons un convertisseur à capacité pondérée de 4 bits, la succession des

états de ce dernier, pour une tension d'entrée donnée sont, les suivants :
Uref
Uref
-uin>0 U
2 ref -u <0
in
4 3Uref
-uin<0 7U
8 ref -u >0
in
16
uin
Erreur résiduelle < 1LSB
d3=1 d3=0 d3=0 d3=0 d3=0 t

d2=0 d2=1 d2=1 d2=1 d2=1 Résultat de
la conversion
d1=0 d1=0 d1=1 d1=1 d1=1
d0=0 d0=0 d0=0 d0=1 d0=0
Figure 6-67 : Convertisseur à capacités pondérées : exemple
6.4.4.6 Convertisseur « cyclique » ou « algorithmique »

Dans les algorithmes précédents, uin est comparée successivement à une fraction binaire de
Uref de plus en plus précise. Dans un convertisseur cyclique ou algorithmique, on situe uin
dans un segment de plus en plus précis de Uref. Seule la partie uc de uin située dans ce
segment est comparée au segment lui-même.
CD\SE\Cours\Chap6
6.4.4.6.1 Première variante : cycles à division de référence

R
-uC
R C
S0
n-1 n-1
C C/2 C/2 C/2
S3
dn-1 dn-2 d0 uC[SH]
S0
uin
S2
Uref
S1
Figure 6-68 : Convertisseur cyclique ou algorithmique à capacités pondérées
1er cycle uin doit être située dans une des deux moitiés du segment Uref. Pour
déterminer laquelle, on compare uin à Uref/2
U ref ?
uin − >0
2
si oui uin est située dans la moitié supérieure de l’échelle. Dans ce cas :
- dn-1 , c’est-à-dire le MSB = 1
- on ne retient de uin que la partie uc qui dépasse Uref/2, c’est-à-dire
uc=(uin-Uref/2), afin de la situer dans une des deux moitiés d’un
segment Uref/2 lors du pas suivant.
si non uin est située dans la moitié inférieure de l’échelle. Dans ce cas :
- dn-1 , c’est-à-dire le MSB = 0
- on ne retient de uin que la partie uc située entre 0 et Uref/2, c’est-à-dire
uc=uin, afin de la situer dans une des deux moitiés d’un segment Uref/2
lors du pas suivant.
Au terme du premier cycle, on transmet donc vers le cycle suivant une partie uc de
uin telle que :
U ref
u c = uin − d n−1 ⋅
2
2er cycle uc doit être située dans une des deux moitiés du segment Uref/2. Pour
déterminer laquelle, on compare uc à Uref/4
U ref ?
uc − >0
4
si oui uc est située dans la moitié supérieure du segment. Dans ce cas :
- dn-2 = 1
- on ne retient de uc que la partie qui dépasse Uref/4, c’est-à-dire uc
prend une nouvelle valeur uc'=(uc-Uref/4), afin de la situer dans une
des deux moitiés d’un segment Uref/4 lors du pas suivant.
si non uc est située dans la moitié inférieure du segment. Dans ce cas :
- dn-2 = 0
- on ne retient de uc que la partie entre 0 et Uref/4, c’est-à-dire uc garde
la valeur uc’=uc, afin de la situer dans une des deux moitiés d’un
segment Uref/4 lors du pas suivant.
CD\SE\Cours\Chap6
Au terme du second cycle, on transmet donc vers le cycle suivant une partie uc' de uc
telle que :
U ref
u c' = uc − d n−2 ⋅
4
U ref U ref
u c' = uin − d n−1 ⋅ − d n−2 ⋅
2 4
cycle suivant Le même processus est répété n fois, ce qui permet de fixer la valeur de n
bits et de localiser uin dans un segment d’amplitude Uref/2n

états de ce dernier, pour une tension d'entrée donnée sont, les suivants :
Uref
uC= uin - >0
2
Uref
Uref
u'C= uC- <0
4 Uref
u''C= uC- <0
8
uin
Uref 9Uref
u'''C= uC- =u - >0
16 in 16
Erreur résiduelle < 1LSB
d3=1 d3=1
= d3=1 d3=1 d3=1 t
d2=0 d2=1 d2=0 d2=0 d2=0 Résultat de
la conversion
d1=0 d1=0 d1=1 d1=0 d1=0
d0=0 d0=0 d0=0 d0=1 d0=1
Figure 6-69 : Cycles à division de référence : exemple
CD\SE\Cours\Chap6
6.4.4.6.2 Deuxième variante : cycles à multiplication de la différence

Une variante intéressante et extrêmement utilisée consiste à ne pas diviser Uref par les
puissances successives de 2, mais plutôt à multiplier uin ou uc par 2 à chaque cycle, ce qui
revient évidemment au même dans les opérations de comparaison. Hormis ce détail,
l’algorithme est absolument identique au précédent
x2
uC
Sample
uin Σ &
Hold
Uref
Comparateur
Registres
et logique
de contrôle
Sortie binaire
Figure 6-70 : Convertisseur “cyclique” ou “algorithmique” : schéma de principe
La réalisation des sous-ensembles constituant ce type de convertisseur est d’une part le

Sample & Hold illustré à la Figure 6-71 et d’autre part la multiplication par 2 et la
soustraction représentée à la Figure 6-72.
Le fonctionnement du Sample & Hold peut se résumer aux points suivants :
1. S1 fermé – S2 ouvert ⇒ C se charge à uin et uout=0

2. S1 ouvert – S2 fermé ⇒ C reste chargée à uin ⇒ uout=uin
S1
C
S1 S2
uin u0
Figure 6-71 : Convertisseur “cyclique” ou “algorithmique” : sample & hold
CD\SE\Cours\Chap6
uC1
S1 S2 S1
uin C
S1 C
u0
S2S3 uC2
Uref
S2S3
Figure 6-72 : Convertisseur “cyclique” ou “algorithmique” : multiplication par 2 et soustraction
Le fonctionnement de la multiplication et de la soustraction peut être défini par les points

suivants :
1. S1 fermé – S2 ouvert ⇒ uC1=uC2=uin et uout=0V

2. S1 ouvert – S2 fermé ⇒ uC1 et uC2 inchangés, mais uout=uC1=uin
Superposition de l’effet de S3
S3="0" ⇒ transfert des charges de la capacité du bas dans la
capacité du haut :
uC2=0V , uC1→uC1+uC2 et uout=uC1=2uin
S3="1" ⇒ uC2 passe de uin à Uref ⇒ ∆uC2=Uref-uin
Les charges injectées dans la capacité du bas sont
soutirées à la capacité du haut par l'amplificateur
opérationnel ⇒ ∆uC1=-∆uC2
⇒ uout=uC1=2uin-Uref
Finalement :
uout=2uin-S3Uref

états de ce dernier, pour une tension d'entrée donnée, sont les suivants :
CD\SE\Cours\Chap6
uIVC=2u''C-Uref>0
uVC=2uIVC-Uref>0
uC=2uin-Uref>0
2uC-Uref<0 Erreur résiduelle
2uin 2u'C-Uref<0 rapportée à 16uin < Uref
Uref
u'''C=2u''C
u''C=2u'C
2uIVC
uin
u''C=2u'C
u'C=2uC
S3=1 S3=0 S3=0 S3=1
d3=1
= d3=1 d3=1 d3=1 t
d2=0 d2=0 d2=0 Résultat de
la conversion
d1=0 d1=0
d0=1
Figure 6-73 : Cycles à multiplication de la différence : exemple
6.4.4.7 Chronogramme
La Figure 6-74 montre le chronogramme le plus courant de la commande d'un convertisseur
à approximations successives. Il correspond demande d'acquisition simple. Le temps de
conversion est directement lié à la période du clock (non représenté), au nombre de bits
ainsi qu'au type d'algorithme utilisé.
Figure 6-74 : Convertisseur à approximations successives : Chronogramme général
CD\SE\Cours\Chap6
Les signaux principaux sont
CONVST : Start conversion. Le flanc descendant de ce signal place

l'échantillonneur – bloqueur en mode mémorisation, ceci jusq'à la fin
de la conversion
BUSY : Occupé. Ce signal passe à l'état logique H lorsque qu'une acquisition
est en cours. Le flanc descendant indique que la conversion est
effectuée et que le résultat est disponible.
CS, RD : Chip Select et Read permettent la sélection du convertisseur et la
mise sur le bus du résultat de la conversion. Lorsque ces signaux ne
sont pas actifs, le bus se trouve à haute impédance.
6.4.5 Convertisseur « FLASH »
La gamme totale de tension disponible, fixée par la tension de référence Uref est divisée en
2n parties égales à l’aide d’une chaîne de 2n résistances identiques. On situe ensuite le signal
à convertir dans un des 2n segments à l’aide de 2n-1 comparateurs. La conversion est
effectuée en une seule étape, mais le résultat disponible à la sortie des comparateurs doit
encore être encodé à l’aide d’une logique très rapide afin d’être délivré à la sortie sous
forme d’un nombre arithmétique binaire de n bits.
− Faible résolution : La résolution est limitée par la taille du circuit

− Haute précision qui utilise un très grand nombre de
composants, ainsi que par la puissance
dissipée. Un convertisseur FLASH typique
nécessite 2n-1 comparateurs et 2n résistances
de précision.
La résolution typique se situe dans la plage 6
bits à 8 bits
− Temps de conversion très court : Une conversion s’effectue en un seul cycle. Le
temps de conversion est de l’ordre de 10ns à
1us
− Capacitance d'entrée Capacité parasite élevée
− Consommation Dissipation de puissance élevée
− Technologie : CMOS
BiCMOS
Bipolaire
− Applications typiques : Radar
traitement numérique rapide du signal (vidéo,
etc …)
Les convertisseurs FLASH sont les plus rapides.
CD\SE\Cours\Chap6
uin
Uref
3R/2
Sortie n bits
R
Encoder
R
R/2
Figure 6-75 : Convertisseur “FLASH”
6.4.6 Convertisseur « PIPELINE »

Au lieu de traiter un échantillon du signal dans un seul étage au cours de n cycles
successifs, on utilise n étages en cascade. L’étage de rang « i » est chargé de déterminer le
bit de poids (n-i).
Pour convertir n bits, n étages en cascade sont nécessaires. Chaque étage a une structure
comparable à celle du convertisseur à approximations successives. Toutefois, au lieu de
ramener le résultat d'un cycle à l'entrée du même circuit, on l'introduit à l'entrée du circuit
suivant, tandis que le premier circuit reçoit un nouvel échantillon.
Chaque étage est responsable de l'obtention d'un bit ou plusieurs bits, le premier étage
fournit le MSB, le dernier le LSB. Tous les étages travaillent en parallèle et traitent des
échantillons décalés dans le temps.
CD\SE\Cours\Chap6
Clock
uin Etage 1 Etage 2 Etage 3 Etage 4

S/H S/H S/H S/H
b1,n
b2,n-1
b3,n-2
b1,2 b2,2 b3,2
b1,1 b2,1 b3,1 bn,1
Sortie n-bits
débit : n bits à chaque cycle de Clock
délai entrée/sortie : n cycles de Clock
Figure 6-76 : Convertisseur “PIPELINE”
Le convertisseur "pipeline" est très rapide dans la mesure où il échantillonne le signal à

convertir pratiquement à la même fréquence qu'un convertisseur FLASH et délivre le
résultat de la conversion à la même cadence (même débit). Le résultat de la conversion d'un
échantillon déterminé n'est toutefois disponible qu'après n cycles.
La Figure 6-77 montre le chronogramme d'un convertisseur 12 bits en configuration pipe-
line avec l'acquisition de 2 bits par étage. On voit donc que le résultat d'une acquisition n'est
disponible qu'après 6 périodes d'horloge.
Figure 6-77 : Convertisseur “PIPELINE”: Chronogramme
CD\SE\Cours\Chap6
6.4.7 Convertisseur « SUBRANGING »
6.4.7.1 Exemple : Le convertisseur « SEMI-FLASH »

Au lieu de réaliser la conversion de n bits en une étape, on effectue 2 étapes qui fournissent
chacune n/2 bits. Le nombre de composants de chaque convertisseur FLASH est
considérablement réduit : pour un total de 8 bits, chaque convertisseur FLASH de 4 bits
travaille seulement sur 16 niveaux au lieu de 256.
Sample
& Σ
Hold
A/D flash A/D flash

D/A 4 bits
4 bits 4 bits
4MSB 4LSB
Sortie 8 bits
Figure 6-78 : Convertisseur “SEMI-FLASH”
Il faut remarquer que la résolution de chaque convertisseur FLASH est seulement de 4 bits,
mais leur précision (c'est-à-dire le niveau de décision pour chaque incrément de 1 LSB doit
être de 8 bits. Les exigences sur la précision des résistances et de l'offset des comparateurs
sont donc identiques à celles d'un convertisseur FLASH 8 bits.
Ce convertisseur possède plusieurs variantes :
− en ajoutant un Sample & Hold (S/H) entre deux étages ainsi qu'un latch à la sortie, on
peut le faire fonctionner en mode PIPE-LINE.
− en ajoutant un S/H à la sortie du premier étage, on peut boucler la sortie sur l'entrée et
supprimer le deuxième étage. Le convertisseur fonctionne ainsi suivant le mode de
l'approximation successive.
Ce type de convertisseur est de plus en plus utilisé. Il représente un excellent compromis
rapidité/prix/surface pour les applications qui se contentent de 8 bits (typiquement les
applications vidéo grand public).
6.4.8 Convertisseur A/N Sigma Delta
6.4.8.1 Généralités
Fondamentalement, le convertisseur Sigma-Delta est un convertisseur à suréchantillonnage.
En premier lieu le signal analogique d'entrée est converti en une grandeur numérique de très
basse résolution (1 bit) avec une fréquence d'échantillonnage très grande. Grâce au
caractéristique du modulateur Sigma-Delta d'ordre N, il est possible de modifier la forme de
la distribution du bruit de quantification en la repoussant hors de la bande passante. De plus
l'utilisation de filtrages numériques élaborés permet d'obtenir une résolution dans une
gamme comprise entre 16 et 24 bits. Les erreurs de non-linéarités différentielles et
intégrales sont en générales très faibles pour ce type de convertisseur.
CD\SE\Cours\Chap6
6.4.8.2 Le suréchantillonnage
La Figure 6-81 illustre une chaîne de conversion A/N conventionnelle. On trouve à son
entrée un filtre antirepliement dont la bande passante est FC et la bande de transition
FC – FS/2. La fréquence d'échantillonnage (ou de conversion) FS correspond au flux de
valeurs numériques disponible pour traitement. Dans ce cas, on remarque que le niveau de
bruit de quantification (bruit blanc) est distribué de manière uniforme (le niveau est
indépendant de l'amplitude du signal d'entrée).
Filtre
Amplitude
analogique Convertisseur
anti-repliement A/N
Bruit de quantification
Fréquence de coupure : FC
Fréquence d'arrêt : FS/2
FS FC FS/2 FS
Figure 6-79 : Chaîne conventionnelle de conversion A/N
6.4.8.2.1 Effet sur le bruit de quantification

Une amélioration significative du suréchantillonnage est que le bruit de quantification,
blanc en première approximation, se répartit dans une bande de fréquence plus large, tout en
gardant la même puissance qui est uniquement liée au nombre de niveaux de quantification
De plus la bande de transition du filtre d'antirepliement peut être relâchée, le bruit de
quantification situé dans la bande FS – KFS/2 est éliminée par un filtre numérique. La
Figure 6-80 illustre ce comportement.
Filtre Filtre numérique

Convertisseur en peigne Filtre Flux de données
analogique
A/N avec forte numérique cadencée à FS
anti-repliement
décimation
Fréquence de coupure : FC
Fréquence d'arrêt : KFS/2
KFS
Chaîne de conversion A/N

Bande de transition
du filtre numérique
Amplitude
Bande de transition
du filtre analogique
Bruit de quantification
supprimé par le filtre numérique
FC FS/2 KFS/2 KFS
Figure 6-80 : Effet du suréchantillonnage : Comportement fréquentiel
Cette réduction de bruit permet d'augmenter le rapport signal sur bruit SNR (rapport de
puissance) d'une quantité égale à
CD\SE\Cours\Chap6
∆SNR = 10 log( K ) 6.77
ou encore
∆SNR = 3 ⋅ L [dB] si K = 2 L 6.78
Par exemple un suréchantillonnage par un facteur 128 se traduit par une augmentation du
rapport signal sur bruit dans la bande utile de 21DB
6.4.8.2.2 Effet sur le filtrage

On peut se permettre de ne pas filtrer le signal analogique si la fréquence d'échantillonnage
est assez importante. En effet le suréchantillonnage permet de transférer l'opération de
filtrage du domaine analogique (où elle est difficile) dans le domaine numérique (où elle est
plus simple à réaliser.
6.4.8.2.3 Effet sur le flux de données

Suréchantillonner le signal multiplie le nombre d'échantillons par seconde par un facteur K,
mais ne diminue pas la taille en bits des échantillons proportionnellement. Par exemple un
suréchantillonnage par 64 permet de gagner 18dB en rapport signal sur bruit que l'on peut
perdre en codant chaque échantillon sur 13 bits au lieu de 16 (on perd environ 6 dB par bit).
Au total, le débit est de 13 ⋅ 64 ⋅ FS au lieu de 16 ⋅ FS à l'origine.
6.4.8.3 Modulateur Sigma-Delta du 1er ordre

La première partie du convertisseur Sigma-Delta est un modulateur, lequel convertit le
signal analogique d'entrée en une suite continue de 1 et 0 logiques (bit stream) à une
cadence déterminée par la fréquence d'horloge KFS. La sortie du convertisseur N/A de 1 bit,
commandé par la sortie du comparateur est soustraite au signal analogique d'entrée
(réaction négative). La présence de l'intégrateur permet d'affirmer, qu'en régime continu, la
valeur moyenne du signal d'entrée est identique à celle du signal de sortie du convertisseur
N/A de 1 bit.
Le modulateur Sigma-Delta est très difficile à analyser dans le domaine temporel à cause de
l'apparente variation aléatoire du bit stream. A ce stade, le convertisseur Sigma Delta peut
être vu comme un convertisseur fréquence-tension (VCO) synchrone suivi par un compteur.
Si le nombre de bit lu à la fréquence de l'horloge est suffisant, la valeur donnée par le
compteur représente la valeur numérique de conversion du signal analogique d'entrée. Cette
méthode de mesure moyenne ne fonctionne que pour des fréquences très basses du signal
analogique d'entrée. De plus, 2N périodes d'horloge sont nécessaires pour obtenir une
résolution effective de N bits.
CD\SE\Cours\Chap6
Clock
KFS
Comparateur
Intégrateur Sortie modulée mots de
(Bit Stream) n-bits
Filtre
x(t) numérique
y(n) z(k)
Entrée
analogique KFS FS
Uref(+)
Uref(-)
1-Bit_DAC
Modulateur Sigma-Delta
Figure 6-81 : Convertisseur Sigma-Delta du 1er ordre
La sortie de l'intégrateur et le signal de sortie du modulateur sont représentés à la Figure

6-82 pour une entrée x(t) constante.
Sortie de l'intégrateur [Uref] Sortie du comparateur [1]
1.2
0.5
1
0.4
0.3
0.8
0.2
0.1 0.6
0
-0.1 0.4
-0.2
0.2
-0.3
-0.4
0
-0.5
-0.2
0 10 20 30 40 t [us] 0 10 20 30 40 t [us]
x=0Uref
1.2 1.2
1
1
0.8
0.8
0.6
0.4 0.6
0.2
0.4
0
0.2
-0.2
-0.4 0
0 10 20 30 40 t [us] -0.2
0 10 20 30 40 t [us]
x=0.2Uref
CD\SE\Cours\Chap6
Le verrouillage (latch) du comparateur par le signal d'horloge convertit le signal basse

fréquence d'entrée en un signal haute fréquence dont la distribution de 1 et 0 varie en
fonction de la valeur moyenne du signal d'entrée. Le bruit effectif de quantification est ainsi
grandement réduit pour les basses fréquences. Cette affirmation peut être en partie
démontrée en utilisant le schéma bloc de la Figure 6-83.
Q(s) : bruit de quantification
X(s) 1 Y(s)
sTi
Figure 6-83 : Convertisseur Sigma-Delta du 1er ordre : Schéma bloc
X ( s) − Y ( s)
Y (s) = + Q( s ) 6.79
sTi
Par conséquent
1 sTi
Y ( s) = X (s) + Q( s) 6.80
sTi + 1 sTi + 1
De cette dernière relation, on voit que, vu de la sortie, le bruit de quantification traverse un

passe-haut du 1er ordre. De plus, la source Q(s) modélisant le bruit de quantification n'a pas
une distribution uniforme en fonction de la fréquence comme c'est le cas pour les
convertisseurs A/N conventionnels.
6.4.8.4 Modulateur Sigma-Delta du 2er ordre

En analysant plus en détail le modulateur Sigma-Delta du 1er ordre on peut observer une
modulation possible du bit stream à une fréquence comprise dans la bande passante FC. Ce
comportement vient d'une trop grande corrélation entre l'apparition de la suite de 1 et de 0 et
le niveau de la tension d'entrée. On peut prendre comme exemple un signal d'entrée de
x = 9U ref / 16 .La succession des valeurs prises par le bit stream est la suivante :
Succession du bit stream Équivalent binaire

1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 1 .. = 1001
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 …
répétition tous les 16 échantillons
Dans le but de supprimer cette répétition, on peut utiliser un modulateur Sigma-Delta

d'ordre supérieur à 1. Dans ce cas, une étude de stabilité doit être entreprise. La Figure 6-84
montre la structure d'un convertisseur Sigma-Delta dont le modulateur est d'ordre 2.
CD\SE\Cours\Chap6
Clock
KFS
Comparateur
Intégrateur Intégrateur Sortie modulée mots de
(Bit Stream) n-bits
x(t) Filtre
y(n) numérique
z(k)
Entrée
analogique
αUref(+) KFS FS
αUref(-)
1-Bit_DAC
Uref(+)
Uref(-)
1-Bit_DAC
La sortie du deuxième intégrateur et le signal de sortie du modulateur sont représentés à la

Figure 6-85 pour une entrée x constante.
1.2
12
10
1
8
6 0.8
4
0.6
2
0 0.4
-2
-4 0.2
-6
0
-8
-10 -0.2
0 5 10 15 20 25 30 35 40 45 t [us] 0 5 10 15 20 25 30 35 40 45 t [us]
x=0.1Uref
1.2
15
10
0.8
5 0.6
0.4
0
0.2
-5
0
-10 -0.2
0 10 20 30 40 t [us] 0 5 10 15 20 25 30 35 40 45 t [us]
x=0.2Uref
CD\SE\Cours\Chap6
Avec un modulateur Sigma-Delta du 2ème ordre, la corrélation entre le signal d'entrée et la

séquence de répétition du bit stream est très inférieure au cas du 1er ordre. De plus la
relation 6.80 de vient :
1 s 2Ti 2
Y (s) = X ( s ) + Q( s) 6.81
s 2Ti 2 + sαTi + 1 s 2Ti 2 + sαTi + 1
ce qui a pour effet de diminuer encore plus le bruit de quantification dans la bande passante
FC.
6.4.8.5 Forme de la distribution fréquentielle du bruit de quantification

Par mesure, il est possible de montrer que le bruit de quantification présente une distribution
comme illustré à la Figure 6-86
Y( f ) Y( f )
20 Log 20 Log
X(f ) X(f )
KFS KFS
er er
(a) Sigma-Delta du 1 ordre (a) Sigma-Delta du 2 ordre
Figure 6-86 : Distribution fréquentielle du bruit de quantification
On en déduit donc que le bruit de qualification résiduel dans la bande passante FC=FS/2 est
plus petit dans le cas du modulateur Sigma-Delta du 2ème ordre.
6.4.8.6 Filtre numérique

Le filtre numérique placé à la sortie du modulateur Sigma-Delta permet d'extraire une
valeur "moyenne glissante" du bit stream sur une longueur donnée. Il existe dans la
littérature un grand nombre de possibilité. Ce filtre est le résultat de la mise en série de deux
filtres. Le premier est un filtre de type CIC récursif ou non avec une forte décimation. Le
second est un filtre de type IIR (filtre (récursif) à réponse impulsionnelle de durée infinie)
ou FIR (filtre (non-récursif) à réponse impulsionnelle de durée finie)
6.4.8.6.1 1er étage : Filtre en peigne avec forte décimation

Ce filtre connu sous le nom de filtre CIC (cascaded integrator-comb-filter) permet
d'atteindre deux objectifs :
1. Une forte décimation (K=16,32,64, …)
2. Suppression du bruit de quantification dans le domaine des fréquences élevées.
CD\SE\Cours\Chap6
Nous nous limiterons ici au cas du filtre CIC récursif.
6.4.8.6.2 Algorithme récursif

Ce premier filtre est construit autour d'intégrateurs et de différentiateurs séparés par un
décimateur.
x(z) y(z) x(z) y(z)
z-1 z-1
Intégrateur (IRR) Différentiateur (FIR)
1
y( z) = x( z ) y ( z ) = (1 − z −1 ) x( z )
1 − z −1
Figure 6-87 : Schéma bloc d'un intégrateur et d'un différentiateur numérique
La Figure 6-88 illustre la structure d'un tel filtre
z-1 z-1
N-2
x(z) integrateurs
Décimation 1 : K
z-1 z-1
N-2
y(z)
differentiateurs
Figure 6-88 : CIC récursif
On peut écrire pour la réponse impulsionnelle :
N
y( z) ⎛ 1 1− z −K ⎞
= sinc N ( z ) = ⎜⎜ −1
⎟⎟ 6.82
x( z ) K
⎝ K 1− z ⎠
Les Figure 6-89 et Figure 6-90 montrent, pour N étages d'intégrateur / différentiateur et
facteurs K de décimation, la réponse fréquentielle du filtre.
CD\SE\Cours\Chap6
⏐G(f)⏐ [dB]
0
-50
-100
-150
-200
1
sinc
2
sinc
3
-250 sinc 4
sinc 5
sinc
-300
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2
[MHz]
Figure 6-89 : CIC récursif pour N=1, …5 et K=32, KFS=4MHz
⏐G(f)⏐ [dB]
0
K=16
-50
K=32
-100
K=64
K=128
-150
-200
-250
-300
-350
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2
[MHz]
Figure 6-90 : CIC récursif pour N=3 et K=16,32,64,128
Le principal désavantage de ce type de filtre est la longueur des mots à traiter. En effet pour
maintenir la précision et éviter les discontinuités lorsque les intégrateurs dépassent la
capacité du nombre de bit qui leur est alloué (utilisation de nombres codés en complément à
deux), il faut que ce nombre de bit soit égal à N ⋅ log 2 ( K ) . Pour un facteur de décimation
de 64 et un filtre CIC d'ordre 5, on obtient des mots de 30bits. Cette contrainte augmente la
consommation et réduit la limite supérieure de la fréquence de suréchantillonnage.
CD\SE\Cours\Chap6
6.4.8.7 2ème étage : Filtre FIR

Le second étage du filtre numérique est souvent constitué d'un filtre FIR (non récursif) à
coefficients symétriques, ce qui assure une réponse linéaire de la phase. Ce filtre doit
présenter les caractéristiques suivantes :
1. Un facteur de décimation de 2 à 4.
2. Une compensation de la variation d'amplitude de la réponse fréquentielle du filtre CIC
dans la bande passante.
3. Une bande de transition et une atténuation dans la bande d'arrêt compatible avec les
exigences (résolution) du convertisseur.
6.4.8.8 Exemple de filtre numérique

Il s'agit en premier lieu de définir les caractéristiques globales du filtre numérique en
fonction de l'application à réaliser :
Fréquence d'échantillonnage d'entrée : 4MHz

Fréquence d'échantillonnage de sortie 32.25kHz
Bande passante : 5kHz
Bande de transition : 500Hz
Atténuation dans la bande passante : 0.1dB
Atténuation dans la bande d'arrêt : 100dB.
A partir des données ci-dessus, les deux étages de filtres) CIC et FIR sont calculés à l'aide
de programme informatique. Dans notre cas le résultat retenu est le suivant :
Ordre du filtre CIC : 5

Facteur de décimation du filtre CIC 64
Fréquence d'échantillonnage d'entrée du filtre FIR : 62.5kHz
Fréquence d'horloge minimum dédicacée au filtre FIR : 8MHz
Ordre du filtre FIR : 445
Facteur de décimation du filtre FIR : 2.
La Figure 6-91 illustre la réponse fréquentielle du filtre du 1er étage, soit le filtre CIC. On
peut comparer cette réponse à celles données aux Figure 6-89 et Figure 6-90.
CD\SE\Cours\Chap6
⏐GCIC(f)⏐ [dB]
0
-20
-40
-60
-80
-100
-120
-140
-160
-180
0 0.2 0.4 0.6 0.8 1 1.2 1.4 1.6 1.8 2
[MHz]
Figure 6-91 : CIC récursif N=5, K=64
La Figure 6-92 donne les valeurs des coefficients du filtre FIR (2ème étage), On voit que ces
coefficients sont symétriques (fonction paire) avec un décalage puisque la réponse
impulsionnelle du filtre doit être causale.
4
Coefficients x 10
9
-1
-2
0 50 100 150 200 250 300 350 400 445
Figure 6-92 : Coefficient du filtre FIR
La Figure 6-93 montre la réponse fréquentielle du filtre FIR (2ème étage) dont la fréquence
d'échantillonnage est fixée à 62.5kHz
CD\SE\Cours\Chap6
⏐GFIR(f)⏐ [dB]
20
-20
-40
-60
-80
-100
-120
-140
-160
0 1 2 3 4 5 6 [kHz]
Figure 6-93 : Réponse fréquencielle du filtre FIR
Enfin la Figure 6-94 illustre la réponse fréquentielle globale du filtre numérique.
⏐G(f)⏐ [dB]
0
-50
-100
-150
-200
-250
-300
0 10 20 30 40 50 60 70 [kHz]
Figure 6-94 : Réponse fréquentielle globale du filtre numérique
CD\SE\Cours\Chap6
6.4.9 Conclusion
Au vu de ce qui a été décrit dans cette section concernant les convertisseurs N/A, on peut
esquisser la répartition, illustrée à la Figure 6-95 , des performances de résolution en
fonction de la bande passante
Sigma-Delta
Résolution Intégration
double rampe
Approximations
sucessives
Subranging
Pipeline
Flash
Largeur de bande
Figure 6-95 : Résolution des convertisseurs N/A en fonction de leur bande passante
6.5 DATA SHEETS DE QUELQUES CONVERTISSEURS ET ADRESSES WEB.

ADS7807 : Convertisseur A/N à approximations successives par redistribution de charge
ADL500 : Convertisseur A/N à intégration à double rampes
AD875 : Convertisseur A/N pipeline
AD9000 : Convertisseur A/N Flash 6 bits
ADC0820 : Convertisseur A/N subranging ou Semi-flash
ADS1252 : Convertisseur A/N Sigma-Delta
Fabricants Adresses web

Analog devices http://www.analog.com
Atmel http://www.atmel.com
Burr-Brown http://www.burr-brown.com
Catalyst Semiconducteur http://www.catsemi.com
Crystal Semiconducteur http://www.crystal.com
Exar http://www.exar.com
Harris Semiconducteur http://www.semi.harris.com
Linear Technology http://www.linear-tech.com
Maxim http://www.maxim-ie.com
Microchip http://www.microchip.com
Micro Networks http://www.mnc.com
CD\SE\Cours\Chap6
Bibliographie
[1] CONVERSION A/N ET N/A
COURS DE SYSTEMES ELECTRONIQUES
Auteurs : Dr. N. Jöhl et Prof. M. Declercq
[2] TRAITE D’ELECTRICITE

VOLUME VIII : ELECTRONIQUE
Auteurs : J.D. Chatelain et R.Dessoulavy
ISBN : 2-604-00010-5

VOLUME XVIII : SYSTEMES DE MESURE
Auteurs : P.-A. Paratte et P. Robert
ISBN : 2-88074-057-6

VOLUME VI : THEORIE ET TRAITEMENT DES SIGNAUX
Auteur : F. de Coulon
ISBN : 2-604-00008-3
[5] CIRCUIT ET SYSTEMES ELECTRONIQUES

ELECTRONIQUE III, PARTIE I
Auteur : M. Declercq
[6] MESURES : PRINCIPES - ACQUISITION DES SIGNAUX

COURS AUTOGRAPHIES 11073/.. 1997
Auteurs : J. Oksman, D. Poulton
CD\SE\Cours\Chap6

Chap6 (Numérisatin Des Signaux)

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__________ NUMÉRISATION DES SIGNAUX

6. CONVERSION A/N ET N/A. ........................................................................................................................................1

6. CONVERSION A/N ET N/A.

6.1 PRINCIPE ET DÉFINITION ET RAPPEL THÉORIQUE

x(t) {xk} {x0k} Elément x0(t)

Entrée Entrée Entrée Entrée numérique Sortie numérique Sortie Sortie

Figure 6-1 : Traitement numérique d’un signal analogique

6.1.3 La conversion A/N

6.1.3.1 Le théorème d'échantillonnage

(a) : Signal continu (F=0Hz) (b) : Signal sinusoïdal (F=0.09FS)

(c) : Signal sinusoïdal (F=0.31FS) (d) : Signal sinusoïdal (F=0.95FS)

Figure 6-2 : Effet de la fréquence d'échantillonnage sur la reconstitution du signal

6.1.3.2 Échantillonnage idéalisé

Figure 6-3 : Echantillonneur idéal

Le signal résultant de cet échantillonnage idéal est défini par la relation

La transformée de Fourier de la fonction d'échantillonnage du signal échantillonné idéalisé

et par conséquent la transformée de Fourier du signal échantillonné idéalisé devient

L'opération d'échantillonnage d'un signal analogique continu provoque dans le domaine

Domaine temporel Domaine fréquentiel

(c) Echantillonnage FS=3BW (d) Densité spectrale d'amplitude du signal échantillonné

(e) Echantillonnage FS=1.5BW (f) Densité spectrale d'amplitude du signal échantillonné

n'existe pas alors que pour une fréquence d'échantillonnage de moitié (e et f) on a un

(a) signal analogique échantillonné à 2f0 (b) Spectre d'amplitude

Le signal original est défini par

La transformée de Fourier de ce signal ( F {e j 2πf0t } = δ ( f − f 0 ), F{e − j 2πf 0t } = δ ( f + f 0 ) )

-2f0 -f0 0 f0 2f0 3f0 F [F0]

Figure 6-6 : Spectre d'amplitude d'un signal sinusoidal

A l'aide de ce qui a été énoncé au-dessus, on peut, en construisant le spectre d'amplitude et

-FS-f0 -f0 FS-f0 2FS-f0

-2FS+f0 -FS+f0 +f0 FS+f0

Figure 6-7 : Spectre du signal sinusoïdal échantillonné

6.1.3.4.1 Quantification uniforme

Figure 6-8 : Modèle d'un quantificateur

Troncature par excès ε [LSB]

Troncature par défaut ε [LSB] Entrée

Entrée A/N Sortie

Erreur de quantification ε[∆]

Figure 6-9 : Acquisition d'un signal analogique

− la densité de probabilité du signal ε est uniforme entre –q/2 et +q/2,

6.1.3.4.1.1 Rapport signal sur bruit

le rapport signal sur bruit dû à la quantification a donc pour expression :

6.1.4 La conversion N/A

6.1.4.1 L'élément de maintien

La transformée de Fourier de l'élément de maintien vaut

Domaine temporel Domaine fréquentiel

(a) Signal échantillonné original (b) Densité spectrale du signal échantillonné

(d) Densité spectrale du signal échantillonné et de

(e) Filtre idéal de reconstitution

(f) Signal reconstitué (g) Densité spectrale du signal reconstitué

Figure 6-10 : Reconstitution d'un signal analogique

6.2 PERFORMANCES DES CONVERTISSEURS A/N ET N/A

6.2.1 Résolution ou pas de quantification

6.2.2 Polarités et codage

6.2.2.1 Convertisseur unipolaire

6.2.2.1.1 Unipolar Binary

6.2.2.2 Convertisseur bipolaire

6.2.2.2.1 Offset Binary

6.2.2.2.2 One's Complement

Exemple pour un convertisseur 12 bits avec Uref=10V

U0[MAX]= 011 111 111 111 → +9,9951V

6.2.2.2.3 Two's Complement

Exemple pour un convertisseur 12 bits avec Uref=10V

Droite de régression linéaire :