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TP 3
TP 3
Boucle `
a verrouillage de phase (PLL)
Yacine a.Amkassou Sliman Ennayri Omar Barmaki
Ecole
Nationale des Sciences Appliquees de Khouribga
Departement de Genie Electrique
Encadre par :
Pr. Ismal Lagrat
01 Decembre 2013
R
esum
e
Ce TP presente deux approches concernant la modelisation comportementale dun circuit, en
loccurrence la PLL. Bien que les outils soient tr`es differents, la methode de modelisation est tout `a
fait identique : decomposition de la structure en trois fonctions (detecteur de phase, VCO et filtre).
Introduction
Les boucles `
a verrouillage de phase (Phase Locked Loop : PLL) sont des circuits integres tr`es
utilises en electronique. Il sagit donc comme leur nom lindique dun asservissement de phase dont le
role est dasservir la phase dun oscillateur local `a celle dun signal exterieur. On trouve une boucle `
a
verrouillage de phase dans tous les equipements modernes : recepteurs FM, decodeurs TV numeriques,
modems telephoniques, . . . La Figure 9 represente le schema fonctionnel dune PLL de base. Il sagit
dun syst`eme asservi `
a retour unitaire. Il existe plusieurs variantes de ce schema en fonction des
applications
D
etection d
ev`
enements analogiques
Pour decrire un comparateur ou un convertisseur A/D, il est necessaire de detecter avec precision
le franchissement des seuils de quantification par le signal analogique dentree. La Figure 2 presente
le comportement dun comparateur `
a hysteresis de seuils V1 et V2 et de niveaux hauts et bas : Vdd et
Vss .
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La description temporelle tient compte du phenom`ene dhysteresis et utilise loperateur delai pour
connatre letat precedent. La description formelle est la suivante :
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IF Vs(tDt) = Vdd AND (Ve(tDt) > V1 and Ve(t) < V1) THEN
Vs(t) = Vss
ELSE
IF Vs(tDt) = VssAND (Ve(tDt) < V2 and Ve(t)< V2) THEN
Vs(t) = Vdd
END IF
END IF
Dt designe lintervalle de temps entre linstant present et le point precedent et V (tDt ) la valeur rendue par loperateur delai de param`etre Dt applique `a la variable analogique V. Lexpression
booleenne
(Ve (tDt ) > V1 et Ve (t) < V1 )
permet ainsi de detecter le franchissement descendant par Ve du seuil V1 .
Principe de fonctionnement
(1)
Upc (t) = Kd (e s ) = Kd
(2)
(3)
Ce signal est ensuite filtre pour generer une tension de commande, ou derreur, Uc (t). Le filtre est
un passe-bas dordre 1 (ceci fait que la PLL est un syst`eme asservi dordre 2), passif ou actif, dont le
but est dextraire la valeur moyenne du signal Upc (t) et ainsi dobtenir un signal de commande Uc (t)
propre .
Loscillateur commande en tension est defini par une caracteristique fs (Vc ) lineaire (du moins dans
son domaine de fonctionnement) Figure 3.
fs f0 = Kvco Vc
(4)
Loscillateur VCO donne une frequence qui varie en fonction de la tension de commande Uc appliquee sur son entree. Il est linearise autour de fo et caracterise par sa pente (sensibilit
e) K0
variation dela pulsation du signal de sortie
rad/S.V
(5)
variation dela tension de commande
f0 est la fr
equence centrale (ou la frequence libre du VCO). La frequence centrale doit etre
beaucoup plus grande que la frequence de coupure du filtre de boucle.
La sensibilite est en general faible pour eviter des probl`emes dinstabilite de la boucle. La frequence
etant la derivee de la phase, on a aussi :
Kvco =
dvco
= Kvco Ucom
dt
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La sortie utile dun tel syst`eme peut etre soit le signal de commande de loscillateur (par exemple
pour des fonctions de demodulation), soit le signal de sortie de loscillateur (par exemple pour des
fonctions de generation de signaux stables).
Le fonctionnement dune PLL comporte principalement deux modes : le mode dacquisition ou de
capture (acquisition/capture mode) et le mode verrouille (tracking mode). En mode dacquisition, la PLL cherche `
a synchroniser le signal genere par loscillateur avec celui fourni par lentree de
reference. Une fois la synchronisation obtenue, la PLL entre dans le mode verrouille pour lequel le
signal genere par loscillateur suit tout changement de frequence ou de phase du signal de reference.
La Figure 4 illustre le fonctionnement dune PLL en fonction de la caracteristique de loscillateur [3].
3
Mod
elisation dune PLL
Comparateur de phase
La forme la plus courante dun comparateur de phase analogique est un multiplieur `a quatre
quadrants. Soit les deux signaux dentree tels que [2]
Ue = Ue sin(e t + e )
(7)
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Upc =
Kc Ue Uvco
cos(e vco ) = Km cos()
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LIBRARY IEEE;
USE IEEE.ELECTRICAL SYSTEMS.ALL;
ENTITY phase detect IS
GENERIC (GAIN : REAL := 1.0); gain
PORT (TERMINAL IN1 : ELECTRICAL; 1er entree
TERMINAL IN2 : ELECTRICAL; 2eme entree
TERMINAL OUTP : ELECTRICAL); sortie
END ENTITY phase detect;
ARCHITECTURE basic OF phase detect IS
QUANTITY Vin1 ACROSS IN1; 1er entree branche
QUANTITY Vin2 ACROSS IN2; 2eme entree branche
QUANTITY Vout ACROSS Iout THROUGH outp; sortie branche
BEGIN
VOUT == GAIN*VIN1*VIN2;
END ARCHITECTURE basic;
Filtre de boucle
Le filtre passe-bas a une influence importante sur le regime transitoire et determine en grande partie
les performances de lasservissement. Les fonctions de transfert couramment utilisees sont donnees par
[3]
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1 + j1
1 + j2
T ype 2 : H(p) = H0 .
1 + j(1 + 2)
1 + j2
T ype 3 : H(p) = H0 .
j1
1
T ype 4 : H(p) = H0 .
j1
T ype 1 : H(p) = H0 .
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Llibrary IEEE;
LIBRARY DISCIPLINES;
use IEEE.std logic 1164.all;
use IEEE.math real.all;
USE DISCIPLINES.ELECTROMAGNETIC SYSTEM.ALL;
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ENTITY filtre IS
GENERIC(GAIN : REAL := 1.0; gain
FC : REAL := 1.0e6; frequence centrale [HZ]
ZF : REAL := 1.0e6);
PORT(TERMINAL inp : ELECTRICAL;
TERMINAL outf : ELECTRICAL);
END ENTITY filtre;
ARCHITECTURE behav OF filtre IS description dun filter
QUANTITY VIN ACROSS inp; ouverture du sortir branche
QUANTITY Vout ACROSS Iout THROUGH outf; sortie branche
constant num :
real vector(1 to 2) := (10.0,0.0);
constant den :
real vector(1 to 2) := (1.0,1.0/1.0);
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BEGIN
Vout == VIN'LTF(num,den);
END ARCHITECTURE behav;
Oscillateur command
e en tension
Un oscillateur analogique commande en tension (VCO) gen`ere un signal sinusodal dont la frequence
est proportionnelle `
a la valeur dune tension de commande. La caracteristique lineaire dun VCO
sexprime par la relation [2] :
vco (t) = c + Kvco (Uc (t) Uc0 )
(16)
O`
u c est la pulsation centrale et Uc0 la valeur de la tension de commande permettant loscillation `
a
la frequence centrale. Le calcul de la phase est alors fait par :
Z
Z
vco (t) = vco (t)dt = c t + Kvco (Uc (t) Uc0 )dt
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LIBRARY IEEE;
USE IEEE.MATH REAL.ALL;
USE IEEE.ELECTRICAL SYSTEMS.ALL;
ENTITY vco IS
GENERIC (GAIN : REAL := 1.0; gain du vco []
KVCO: REAL := 10.0e6; pente (sensibilite) du vco [HZ/V]
FC : REAL := 1.0E3; frequence centrale [HZ]
UC0 : REAL := 1.2 tension de commande a F=FC [V]
);
PORT (TERMINAL INP, OUTP: ELECTRICAL);
END ENTITY vco;
ARCHITECTURE behav OF VCO IS
CONSTANT WC : REAL := MATH 2 PI * FC;
CONSTANT KVC : REAL := MATH 2 PI * KVCO; [RAD/(S*V)]
QUANTITY Uin ACROSS INP TO GROUND;
QUANTITY OUTP ACROSS Iout THROUGH OUTP TO GROUND;
QUANTITY DP, P: REAL; PHASE
BEGIN
DP == WC + KVC *(UIN UC0);
P == DP'INTEG;
UOUT == GAIN * SIN(P);
END ARCHITECTURE behav;
le test bench
pour simuler ce model on vas implementer un test bench, on se basant sur le schema fonctionnel
du PLL , le consign du PLL est un signal sins de 3Mhz.
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LIBRARY DISCIPLINES;
USE DISCIPLINES.ELECTROMAGNETIC SYSTEM.ALL;
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ENTITY tb IS
END;
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ARCHITECTURE behav OF tb IS
TERMINAL in1,outc, outf, outp : ELECTRICAL;
BEGIN
v in1: ENTITY sineSource (behav) PORT MAP (in1, electrical ground);
comp:
ENTITY phase detect
(basic) PORT MAP (in1, outp,outc);
filtre:
ENTITY filtre
(behav) PORT MAP (outc, outf);
vco:
ENTITY vco
(behav) PORT MAP (outf, outp);
END;
Simulation
Figure 8 Consign
R
ef
erences
[1] V.F. Kroupa, Phase Lock Loops and Frequency Synthesis, Academy of Sciences of the Czech
Republic, Prague.
[2] R. Frevert, Modeling And Simulation For Rf System Design, Springer 2005.
[3] P J Randewijk and H du T Mouton, Using vhdl-ams for electrical, electromechanical, power electronic and DSP-algorithm simulations, University of Stellenbosch, Dept. of Electrical Engineering,South Africa.
[4] S. Snaidero, Mod
elisation multidisciplinaire VHDL-AMS de syst`
emes complexes : vers
le Prototypage Virtuel , th`ese doctorat de luniversite de louis pasteur Strasbourg I.