ELP 304

Cours 3 et 4

Electronique des circuits numériques

Septembre 2008

Catherine Douillard, Département Électronique

 Le marché des semi-conducteurs

„ En 2008, les ventes de semi-conducteurs au niveau

mondial représentent 268 G$ (+ 5 % /2007). Prévision
2009 : 283 G$ (+ 6 % /2008)
„ Répartition (en % des ventes) :

14%
Circuits intégrés
9%
numériques
Circuits intégrés
7%
analogiques
Composants discrets et
capteurs
Composants opto-
70% électroniques

2 Département Electronique ELP 304 – Cours 3 et 4

 Le marché des semi-conducteurs en 2008
Répartition par secteurs d’applications

PC/ordinateurs

17.2% Téléphonie
mobile
Téléphonie fixe
7.3% 43.7% Automobile

7.8% Militaire+ divers

industrie
7.0% Grand public

17.0%

3 Département Electronique ELP 304 – Cours 3 et 4

 Le marché des circuits intégrés
numériques en 2008

Bipolaire

Bipolaire
(Si ou SiGe) 28,7% Mémoires
MOS (Si)
99,9%
0,1% 31,1% Processeurs

40,1% Autres circuits

numériques
(ASICs, FPGA, …)

4 Département Electronique ELP 304 – Cours 3 et 4

 Rappels sur le transistor MOS

grille
Lj Lj Polysilicium cristallin
W Oxyde de silicium (Si02)
-,
sourc éP
dop
e ->
S- - )
M O N
t (N opé
d
stra -->
L sub OS D
PM
D
IDS IDS

G B VDS G B VDS
drain
NMOS: diffusion N+
VGS VGS
S S
PMOS: diffusion P+
Type N Type P
Représentation symbolique des
transistors MOS

5 Département Electronique ELP 304 – Cours 3 et 4

 Le transistor NMOS
D
ID S

IDS
Régime G B V DS
ohmique VGS = 5V
Régime V GS
Pente saturé S
VGS = 4V
Régime bloqué:
1/RDSON
VGS = 3 V VGS < VTN (isolation électrique entre
drain et source)
VGS = 2V
VDS Régime passant:
VGS > VTN
VGS < VT
- si VDS < VGS – VTN régime ohmique

VTN = tension de seuil IDS = βN (VGS – VTN – VDS/2) VDS

βN = μns Cox W/L - si VDS > VGS – VTN régime saturé

RDSON = 1/βN (VGS – VTN) IDS = βN (VGS – VTN )2 /2 (V e → ∞ )

6 Département Electronique ELP 304 – Cours 3 et 4

 Le transistor PMOS
D
VGS > VTP I DS
IDS
VDS G B V DS
VGS = - 2V

VGS = - 3V Pente V GS
1/RDSOP Régime bloqué: S
VGS = - 4V
VGS > VTP (isolation électrique entre drain
VGS = - 5V et source)
Régime saturé Régime
ohmique Régime passant:
VGS < VTP
- si VDS > VGS – VTP régime ohmique
VTP = tension de seuil
IDS = - βP (VGS – VTP – VDS/2) VDS
βP = μps Cox W/L
RDSOP = -1/βP (VGS – VTP) - si VDS < VGS – VTP régime saturé
IDS = -βP (VGS – VTP )2 /2 (Ve → ∞ )
μns ≈ 3 μps
7 Département Electronique ELP 304 – Cours 3 et 4
 Capacités parasites du transistor MOS
Les capacités parasites influent sur
les performances dynamiques des
opérateurs
Grille
Sourc Drain
e
Elles sont de deux sortes:
CGB
GCanal
CSB CDB - la capacité de grille (grille-canal
Substrat (Bulk)
ou grille substrat)
CG ≈ W L Cox

- les capacités des jonctions

source-substrat et drain-substrat
CSB ≈ CDB ≈ W Lj Cj

Cj : capacité de jonction
par unité de surface

8 Département Electronique ELP 304 – Cours 3 et 4

 L'inverseur CMOS

VDD

S
G
„ Association d’un transistor NMOS et d’un
transistor PMOS
D „ La sortie S est isolée électriquement de
E S l’entrée E.
„ Étude du fonctionnement en utilisant le
D
G modèle "interrupteur" du transistor MOS

9 Département Electronique ELP 304 – Cours 3 et 4

 L'inverseur CMOS

VDD Transistor canal P :

E = V DD ⇒ VGS = 0 V > VT => transistor bloqué IDS = 0
E=VDD S
G interrupteur ouvert

D
E S
1 0 Transistor canal N :
D
E = VDD > VT => transistor passant I DS ≠ 0
G

S interrupteur fermé

"1" logique sur l'entrée de l'inverseur => "0" en

sortie

10 Département Electronique ELP 304 – Cours 3 et 4

 L'inverseur CMOS

VDD Transistor canal P :

E = VSS ⇒ VGS = − V DD < VT => transistor passant I DS ≠ 0
E=VSS S
G interrupteur fermé

D
E S
0 1 Transistor canal N :
D
E = VSS < VT => transistor bloqué IDS = 0
G

S interrupteur ouvert

"0" logique sur l'entrée de l'inverseur => "1" en

sortie

11 Département Electronique ELP 304 – Cours 3 et 4

 Caractéristique de transfert
VDD TP saturé
ohmique
bloqué
S TN ohmique
bloqué
saturé
S
G VDD M
inverseur idéal
D
S = E + VT
E S

D
G seuil S = E − V
T
S

VTN = −VTP = VT N E
VT VDD VDD − VT VDD
βN = βP
2
12 Département Electronique ELP 304 – Cours 3 et 4
 Marge de bruit

S
„ J et K : points de gain unitaire
dS
= −1 „ Marge de bruit : un signal
M dE
VDD
J parasite à l'entrée est atténué
NM 0
Zone de transition 3VDD + 2VT
NM 0 = NM1 =
8

A. N. pour VDD = 1,2 V

VT = 0,5 V
dS NM1 NM0 = NM1 # 0,5 V
= −1
dE
K N
E
VT VDD VDD − VT VDD
2

13 Département Electronique ELP 304 – Cours 3 et 4

 Consommation d'un inverseur CMOS
VDD
CL modélise la charge de l'inverseur

LH Consommation statique :

E S Pstat = 0

CL
HL Consommation dynamique :

Pdyn = f V 2 C L
DD

14 Département Electronique ELP 304 – Cours 3 et 4

 Caractéristiques temporelles d'un
inverseur CMOS

E S

E 50%
tPHL Sur la sortie:
tPLH
tf : temps de descente
90%
tr : temps de montée
S 50%
Entre E et S:
10%
tPLH : temps de propagation
tf tr lorsque S passe de 0 (Low)
à 1 (High)
tpHL : temps de propagation
lorque S passe de 1 à 0
tP =1/2 (tPLH + tPHL)

15 Département Electronique ELP 304 – Cours 3 et 4

 Calcul du temps de descente (principe)
„ Décharge de la capacité CL à travers le transistor
D I DS

G CL dVDS
VDS I DS = −C L
dt
VDD S

• Début de décharge : transistor en régime saturé V DS ≥ V DSsat = V DD − VT

⇒ dt = f1 ( dVDS )
tf1 obtenu en intégrant entre 0,9VDD et VDD-VT
• Fin de décharge : transistor en régime ohmique VDS < VDD − VT
⇒ dt = f 2 ( dVDS )
tf2 obtenu en intégrant entre VDD-VT et 0,1VDD
16 Département Electronique ELP 304 – Cours 3 et 4
 Calcul du temps de descente (principe)
• tf = tf1 + tf2
⎡ VT − 0,1V DD ⎛ 19V DD − 20VT ⎞ ⎤ 1
t f = R DS 0 C L ⎢2 + ln⎜ ⎟⎥ où R DS 0 =
⎣ V DD − V T ⎝ V DD ⎠ ⎦ β (VDD − VT )

t f ≈ 3R DS 0 C L
A. N. VDD = 2 V, VT = 0,75 V

=> peut être assimilé au temps de décharge d’un réseau RC

R
I
C
t f = ln 9 RC VDD

17 Département Electronique ELP 304 – Cours 3 et 4

 Calcul de tf et tpHL

VDD

Transition HL (en sortie) :

décharge de CL à travers TN

t f = ln 9R N C L
I
1
CL où RN α RDS 0 N =
β N (VDD − VTN )
RN
RN : résistance équivalente
du transistor NMOS à la descente

18 Département Electronique ELP 304 – Cours 3 et 4

 Calcul de tr et tpLH
Transition LH (en sortie) :
charge de CL à travers TP
VDD
t r ≈ 3R DS 0 P C L = ln 9R P C L
1
où R DS 0 P =
I β P (V DD + VTP )

RP : résistance équivalente
du transistor PMOS à la montée
CL

A. N. Si βN = βP => tr = tf et tpLH = tpHL

19 Département Electronique ELP 304 – Cours 3 et 4

 Calcul du rapport tr / tf
„ Du point de vue du temps de descente, le transistor
NMOS se comporte comme une résistance RN de
valeur R N ~ RDS 0 N
„ Du point de vue du temps de montée, le transistor
PMOS se comporte comme une résistance RP de
valeur RP ~ RDS 0 P
1 W
RDS 0 = , β = μsCox
β (VDD − VT ) L

tr R β μ W L
• Si VTP = -VTN = P = N = Ns N P
tf RN β P μ Ps WP LN
tr R W
• Si LN = LP = Lmin = P ≈3 N
tf RN WP

20 Département Electronique ELP 304 – Cours 3 et 4

 Représentation simplifiée des transistors
MOS dans les schémas CMOS

NMOS

<=>

PMOS

<=>

21 Département Electronique ELP 304 – Cours 3 et 4

 Opérateurs CMOS élémentaires : NAND
VDD
„ Exemple de NAND à 2 entrées
réseau P
•A=B=1
=> réseau N passant,
réseau P bloqué
=> 0 en sortie 1
S
0
Structure duale
B
1
0
• A = 0 ou B = 0
=> réseau N bloqué, 1
A
réseau P passant réseau N
=> 1 en sortie

22 Département Electronique ELP 304 – Cours 3 et 4

 Opérateurs CMOS élémentairesV:DDNOR
„ Exemple de NOR à 3 entrées
A

10
•A=B=C=0 0
B réseau P
=> réseau N bloqué,
réseau P passant
=> 1 en sortie 0C

S
10
• A = 1 ou B = 1 ou C = 1
=> réseau N passant,
réseau P bloqué
=> 0 en sortie
réseau N

23 Département Electronique ELP 304 – Cours 3 et 4

 Fonctions complexes : synthèse au niveau
transistor ou au niveau porte

„ Deux approches sont possibles pour construire

une fonction logique complexe
1. Utilisation d’une bibliothèque de portes élémentaires
(INV, NAND, NOR, ...)
=> pas besoin de connaître la structure des portes
2. Synthèse directe au niveau transistor
=>blocs logiques moins encombrants et plus rapides

=> dépend de l’outil de conception utilisé

24 Département Electronique ELP 304 – Cours 3 et 4

 Structure générale des opérateurs
statiques CMOS

VDD

„ Un seul des réseaux doit être passant

réseau de
=> même nombre de NMOS et de PMOS PMOS

=> structures des 2 réseaux duales

„ Fonction
obtenue sous forme Ei S
complémentée
• NMOS : transmission d’un 0 logique en réseau de
sortie lorqu’un 1 est appliqué sur sa grille NMOS

• PMOS : transmission d’un 1 logique en

sortie lorqu’un 0 est appliqué sur sa grille

25 Département Electronique ELP 304 – Cours 3 et 4

 Méthode de construction des opérateurs
statiques CMOS

„ Si f est un complément => synthèse directe

„ Sinon, synthèse de f et faire suivre d’un
inverseur
„ Construction du réseau NMOS

• placer les transistors N

- en série pour réaliser les fonctions ET
- en parallèle pour réaliser les fonctions OU
„ Construction du réseau PMOS
• placer les transistors P
- en parallèle pour réaliser les fonctions ET
- en série pour réaliser les fonctions OU

26 Département Electronique ELP 304 – Cours 3 et 4

 Exemple 1
VDD
„ Synthèse de
S = f( A , B , C ) = AB + C
C

VDD

A B

S
2 couches logiques S

C
B

27 Département Electronique ELP 304 – Cours 3 et 4

 VDD
Exemple 2

„ Synthèse de
A
S = f( A , B , C , D ) = A B + C D C

B D

S = A+ B+C+ D
S

S = ( A + B)(C + D)
A B

C D

28 Département Electronique ELP 304 – Cours 3 et 4

 Exemple 3
„ Quelle est la fonction réalisée par ce circuit ?
VDD

VDD
A
VDD

T T
S = AT + BT
B

S
=> MUX 2:1
A

29 Département Electronique ELP 304 – Cours 3 et 4

 Opérateurs CMOS à base d'interrupteurs
„ Portede transfert ou interrupteur MOS
• Porte de transfert NMOS
E S S
D S
VDD
G
VDD − VTN
C
» C = 0 (VSS) =>
E S E S

» C = 1 (VDD) =>
1
E S

mais E
VDD − VTN VDD
E = VDD => S = VDD - VTN

30 Département Electronique ELP 304 – Cours 3 et 4

 Opérateurs CMOS à base d'interrupteurs

• Porte de transfert PMOS

E S
S D S
G VDD

C
» C = 1 (VDD) =>
E S
E S
» C = 0 (VSS) =>
0
E S −VTP

mais E
−VTP VDD
E < -VTP => transistor bloqué

31 Département Electronique ELP 304 – Cours 3 et 4

 Porte de transfert CMOS
CB

CB

Symbole

E S E S

S
VDD C

• C = 1 et CB = 0, transistors passants =
E
S
=> E S

• C = 0 et CB = 1, transistors bloqués
=> E S E
VDD

32 Département Electronique ELP 304 – Cours 3 et 4

 Exemple d'utilisation de l'interrupteur
CMOS : les opérateurs trois états

VDD
Inverseur 3 états
T
T
symbole
S' S E S
E

T
T

• Si T = 1, S = S'
• Si T = 0, S = Z : état haute impédance (sortie déconnectée)
33 Département Electronique ELP 304 – Cours 3 et 4
 Exemple d'utilisation d'opérateurs trois
états

„ Structures organisées autour d'un bus

• Possibilité d'accès au bus pour plusieurs unités logiques
• Une seule unité à la fois doit être connectée pour éviter
les conflits

BUS

Opérateurs 3 états
34 Département Electronique ELP 304 – Cours 3 et 4
 Exemple d'utilisation de l'interrupteur
CMOS : les fonctions de multiplexage

Réalisation d'un multiplexeur 2 vers 1

S = AT + BT
T
T
symbole
A
A
S S
B
B

35 Département Electronique ELP 304 – Cours 3 et 4

 Performances des circuits logiques CMOS
(I)

„ Performances statiques similaires à celles de l'inverseur

• Points de fonctionnement (VSS,VDD) et (VDD, VSS)
• Pas de consommation statique
„ Performances dynamiques
• Pour un opérateur constitué d'une couche logique
2
Pdyn = f S VDD CL

où fS est la fréquence de commutation de l'opérateur (de sa

sortie)
• Pour un opérateur constitué de plusieurs couches
logiques ou un circuit complet
Pdyn = ∑ Pi
i
36 Département Electronique ELP 304 – Cours 3 et 4
 Performances des circuits logiques CMOS
(II)
„ Temps de commutation (tr, tf)
• Calcul complet trop lourd !
• Calcul des résistances équivalentes des réseaux N et P, Rf et Rr
VDD

réseau de
PMOS Rr tr ≈ ln 9 Rr C L
tf ≈ ln 9 R f C L
Ei S

CL
réseau de
NMOS Rf

37 Département Electronique ELP 304 – Cours 3 et 4

 Temps de commutation d'une porte NAND2
• Calcul de Rf : résistance équivalente du réseau N pour la
descente
R f = 2 RN ⇒ t f ( NAND 2) = 2 ln 9 RN C L
• Calcul de Rr : résistance équivalente du réseau P pour la
montée
2 configurations possibles lorsque l'étage P est passant :
• 1 transistor P passant
Rr = RP ⇒ tr ( NAND 2) = ln 9 RPCL
• 2 transistors P passants en //
1
Rr = RP / 2 ⇒ tr ( NAND 2) = ln 9 RPCL
2
• Dissymétrie des temps de commutation
t r t pLH 1 R P 1 RP
= = ou
t f t pHL 2 R N 4 RN
38 Département Electronique ELP 304 – Cours 3 et 4
 Temps de commutation d'une porte NOR3
(I)
„ Performances duales
• Calcul de Rf : résistance équivalente du réseau N
pour la descente
3 configurations possibles lorsque l'étage N est
passant :
- 1 transistor N passant R f = RN ⇒ t f ( NOR 3) = ln 9 RN C L
» 2 transistors N passants en //
RN 1
Rf = ⇒ t f ( NOR3) = ln 9 RN C L
2 2
» 3 transistors N passants en //
RN 1
Rf = ⇒ t f ( NOR3) = ln 9 RN C L
3 3

39 Département Electronique ELP 304 – Cours 3 et 4

 Temps de commutation d'une porte NOR3
(II)

• Calcul de Rr : résistance équivalente du réseau P

pour la montée
Rr = 3RP ⇒ tr ( NOR3) = 3 ln 9 RPCL

- Dissymétrie des temps de commutation

tr t pLH R R R
= = 3 P ou 6 P ou 9 P
t f t pHL RN RN RN

40 Département Electronique ELP 304 – Cours 3 et 4

 Temps de commutation d’une chaîne
logique

„ Les temps de montée et de descente sont ceux de

la dernière couche logique
„ Les temps de propagation sont additifs
„ Problème : estimation de CL
• Analyse de la capacité de charge CL d’un opérateur
logique CMOS
- Capacité de sortie

- Capacité d’entrée

- Capacité de charge totale

41 Département Electronique ELP 304 – Cours 3 et 4

 Capacité de charge totale d’un opérateur
CMOS

„ CL : somme de trois termes

• capacité de sortie CS de l’opérateur
2
• capacité de ligne ou d’interconnexion
CE 2
• Σ des capacités d’entrées CE des portes en
charge
3
CE 3
1
Cint
CS1
4
CE 4
C L1 = CS 1 + Cint + C E 2 + C E 3 + C E 4

C L = C S + Cint + ∑ C E

42 Département Electronique ELP 304 – Cours 3 et 4

 Capacité de sortie d’un opérateur CMOS
VDD

„ CS : ensemble des capacités

parasites vues sur la sortie d’un
opérateur, en dynamique
CDB P • Capacités de jonctions drain/substrat

CS = ∑ C jN + ∑ C jP pour un opérateur
quelconque

CDB N CS est proportionnel à la surface des

zones de diffusions

43 Département Electronique ELP 304 – Cours 3 et 4

 Capacité d’entrée d’un opérateur CMOS
CGB P + CGS P

„ CE : ensemble des capacités parasites

vues sur une entrée d’un opérateur, en
dynamique
• Capacités de grille des transistors
CGDN + CGDP • Inverseur CMOS CE = CG N + CG P
• Opérateur quelconque

CE = ∑ CG N + ∑ CG P

CE est proportionnelle à la surface des

canaux de conduction
CGB N + CGS N

44 Département Electronique ELP 304 – Cours 3 et 4

 Capacité d’entrée minimale
Entrance et sortance

„ Cmin
: capacité d’entrée d’un inverseur CMOS de taille
minimale = capacité de référence
„ Entrance ou fan-in
CE C L = C S + Cint + ∑ C E
Fin =
Cmin C L = C S + Cint + Cmin ∑ Fin

„ Sortance ou fan-out
Σ des entrances des opérateurs en charge Fout = ∑ Fin

C L = C S + Cint + Cmin Fout

45 Département Electronique ELP 304 – Cours 3 et 4

 Temps de commutation et sortance

C L = C S + Cint + Cmin Fout 2

CE 2
=> t p = t pS + t p int + τ Fout
3
CE 3
1
Cint
• Fout = sortance de l'opérateur CS1
• τ = retard dû à Cmin 4
CE 4 (capacités de
• tpS prend en compte les retards intrinsèques de l'opérateur
jonction)
• tp int est proportionnel à la longueur des interconnexions

„ Bibliothèques des fabricants de circuits intégrés

• (τ, tpS) pour chaque type d’opérateur

46 Département Electronique ELP 304 – Cours 3 et 4

 L’avenir des circuits CMOS (I)
„ Evolution des technologies CMOS
Réduction de Lmin dans un rapport k (k = 1,5 tous
les 3 ans)
• Complexité : taille des transistors divisée par k2
=> complexité accrue dans un rapport k2
• Vitesse
vitesse accrue dans un rapport compris entre k et k2
• Consommation
Consommation accrue dans un rapport k2 à k3 à VDD
constant.
=> facteur limitant de la croissance de la densité
d’intégration
=> diminution de VDD
47 Département Electronique ELP 304 – Cours 3 et 4
 L'avenir des circuits CMOS (II)

„ Technologies commercialement disponibles et à

venir
• couramment utilisées : CMOS 90 nm/ 65 nm, 11 à 15 niveaux de
métal, VDD ~ 0,8 à 1,1V
=> densité d'intégration : 360 Mtr/cm2 (ASIC)

• prochaine génération (2009) : CMOS 50 nm, 12 à 16 niveaux de

métal (μP : fmax~ 8 GHZ), VDD ~ 0,8 à 1,0V
=> densité d'intégration : 570 Mtr/cm2 (ASIC)

• technologies à l'étude (2020) : CMOS 14 nm, 14 à 18 niveaux de

métal, fmax ~ 75 GHz, VDD ~ 0,5 à 0,7V
=> densité d'intégration : 7,2 Gtr/cm2 (ASIC)

48 Département Electronique ELP 304 – Cours 3 et 4