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Exemples
1 0 0 1 0 1 1 0 1 1 1 1 0 1 1
1 1 0 1 0 1 1 0 1 1 1
½ ADD abSR00011011 S=
Half ADD
R=
Il permet l’addition de trois bits. En effet pour additionner deux nombres on additionne les bits de
………………………………. tout en tenant compte de la …………….. du rang précédant . La
modélisation d’un additionneur de rang « n » ou additionneur complet est le suivant
bn an bn an Rn Sn Rn+1 0001111001
0 0 0
Additionneur 0 0 1
complet 0 1 0
Rn+1 Full ADD Rn 0 1 1 S
1 0 0
1 0 1 0001111001
Sn 1 1 0
1 1 1
Rn+1
Sn =
Rn+1 =
an
Sn
bn
Rn+1
Rn
b5 a5 b4 a4 b3 a3 b2 a2 b1 a1 b0 a0
R5 S5 S4 S3 S2 S1 S0
Cette structure simple et rapide à mettre en œuvre cache un inconvénient majeur. En effet, la
propagation du retenu (Rn) d'une étage à la suivante va retarder l'apparition du résultat final de
l'opération d’où le nom …………………………………………………..
Comme on a vu ci haut, une simple addition sur un octet demandera ….. opérations successives sur
des chiffres binaires, ce qui est jugé long.
3-5 Additionneur à anticipation de retenues
5-1 principe:
Ainsi soit à additionner:
En seconde étape, on va ajouter les retenues: celle de (A) à (B), puis celle de (B) à (C) où une nouvelle
retenue est générée vers (D). on obtient:
(D) (C) (B) (A) La 3e et dernière étape consiste donc à additionner
10 00 10 00 la deuxième retenue de (C) à (D), et on trouve en
fin: 1 1 0 0 1 0 0 0
retenue 2e niveau 1
Dans ce cas, si les 4 tranches de 2 bits ont été additionnées par 4 additionneurs en parallèle, il aura
suffit de 6 temps au lieu des 8 précédents.
Autrement dit, on doit calculer tous d'abord les retenues (R1 ,R2 , R3 et R4)
R1 = f( R0 , a0 et b0 ) , R2 = f(R0 , R1, a0 , b0 , a1 et b1) ; R3 = f( R0 , R1 , R2 , a0 b0 ………) et
ainsi de suite.
Le synoptique suivant illustre le principe de fonctionnement d'un tel additionneur
S1 S2 S3 S4
Synoptique d'un additionneur 4 bits à retenues anticipées
On voit qu'il y a dépassement (résultat sur 6 bits); mais par contre sur 5 bits le résultat est :
B7 B6 B5 B4 B3 B2 B1 B0 A7 A6 A5 A4 A3 A2 A1 A0
13
16
4
7
11
1
3
8
10
13
16
4
7
11
1
3
8
10
74 83 74 83
14
15
2
6
9
14
15
2
6
9
S8 S0
On voit que le résultat de l'opération (79 + 64) est incorrect puisque les chiffres codés sur 4 bits sont:
Pour remédier à ce problème, on procède comme suit:
Chaque fois que le résultat d'un quartet est ………………… on lui ajoute ……………… pour trouver
la transcription en BCD de ce résultat
Reprenons l'exemple précédent:
7 9 0 1 1 1 1 0 0 1 5 3 0 1 0 1 0 0 1 1
+ 6 4 0 1 1 0 0 1 0 0 + 8 2 1 0 0 0 0 0 1 0
= 1 1 0 1 1 1 0 1 =
III-1 Principe
On procède comme en décimal:
Une multiplication par ……. Donne un résultat …….
Une multiplication par ……. entraîne la recopie du multiplicande.
Un décalage à gauche est à réaliser en passant d'un rang au rang supérieur
S=
R=
= b0.a1 b0.a0 C1
C2
b1.a1 b1.a0
C3
& C0
a0
a1 &
Half C1
Adder
&
b0
b1 & Half C2
Adder
C3
IV LA SOUSTRACTION EN BINAIRE
Table de vérité D=
Sous- a b R D
tracteur 0 0 R=
0 1
1 0
1 1 Exemples: calculer en binaire: 3310 - 2310 = 1010
3310 = 1 0 0 0 0 1
2310 = 1 0 1 1 1
Reports
Activité N° 1 TPA12
Un demi-soustracteur est un circuit logique permettent de calculer la différence entre deux nombres
binaires d'……………………….. il permet de générer une différence D et report R.
(11001000)2 = (200)10 par (101)2 = ( 5)10 (10110010)2 = (178)10 par (1101)2 = (13)10.
Remarque:
Lorsqu'un nombre représenté sur un format de bits subit:
un décalage à gauche: ………………………………………………………………
0 0 0 0 0 1 0 1 0 0 0 0 1 0 1 0 0 0 0 1 0 1 0 0
0 1 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 1 0 0
A B Comparaison Commentaire
a3 = 5 b3 = 5
a2 = 7 b2 = 7
a1 = 8 b1 = 6
a0 = 3 b0 = 9
De la même façon en binaire on compare les bits de même rang pour pouvoir conclure en commençant
par les bits de plus fort poids.
Exemple : Comparer A = 1 0 1 1 et B = 1 0 1 0
A B Comparaison Commentaire
a3 = 1 b3 = 1
a2 = 0 b2 = 0
a1 = 1 b1 = 1
a0 = 1 b0 = 0
0 1 0 1 0 1
0 0 0
1 1 1
S1 S2 S3
2-4 Logigramme :
Expression de S1 :
Expression de S2 :
S2 ( A B ) a1 . b1 a0 . b0 .( a1 b1 )
Expression de S3 :
Chaque fois que (A = B) OU que (A > B), on n'aurait pas (A < B) ce qui permet d'écrire :
S3 = [NON(A = B)] ET [NON(A > B)] : S3 = S1 S2
Logigramme :
5 - Réalisation industrielle :
Industriellement le circuit intégres qui réalise cette fonction est le 7485 en technologie TTL et 4008 en
technologie CMOS.
les circuits intégrés suivants sont des comparateurs à 4 bits 4063 , 4585 7485 ,
les circuits intégrés 74683 …. 74689 sont des comparateurs à 8 bits
Etat
Commande
3- constitution:
De part son nom, l'UAL peut être décomposée en deux grands blocs fictifs :
L'Unité Logique (UL), qui permet d'effectuer les opérations logiques
ET (AND), OU (OR), NON (NOT), OU exclusif (XOR), etc... sur deux mots de n bits placés
en entrées. Ces opérations sont effectuées bit à bit.
Exemple : Opérations Logiques sur deux mots de 4 bits
* Complémentation NOT (1 0 1 0) = ( )
* Produit logique (1 1 0 1) ET (1 0 1 1) = ( )
* Somme logique (1 0 0 1) OU (1011) = ( )
* Somme exclusive logique (1 1 0 1) ( 1 0 1 1) = ( )
L'Unité Arithmétique (UA), qui permet d'effectuer des opérations arithmétiques, telle que
l'addition et la soustraction sur 2 nombres de n bits placés en entrée.
Exemple : Opérations arithmétiques sur deux nombres de 4 bits
* Addition: (1011)+(1001) =
* Soustraction: (1011) - (1001) =
ADD
Exemples:
1- UAL 1 bits réalisants les fonctions (1) à (5).
Le multiplexeur est un …………………………… de fonction: c'est-à-dire il communique à sa sortie
l'une des fonctions présentes sur ses entrées. Pour se faire, il dispose d'une ou de plusieurs entrées de
commande (de sélection) dont les combinaisons lui permettent de sélectionner une entrée parmi
plusieurs. Comme l'UAL va réaliser ……………………, le multiplexeur aura besoins de ………………
……………. Ce qui lui permet d'avoir 4 combinaisons de commande.
S1 S0
a
Table de fonctionnement
S1S0Fonction de sortie F00011011
b
Le circuit ci-dessous illustre une réalisation réelle d'une telle UAL. Le multiplexeur étant un 74 151.
S1 S0
a Table de fonctionnement
S1 S0 Fonction de sortie F
b 0 0
0 1
1 0
1 1
ADD