République Tunisienne

Ministère de l’Enseignement Supérieur et de la Recherche Scientifique

Université de Tunis El Manar

Ecole Nationale d’Ingénieurs de Tunis

Département génie électrique

Rapport BE Conception de circuits VLSI Ⅱ :

Conception d’un ADC FLASH 3 BITS :
Partie Ⅱ et Ⅲ

Élève ingénieur :
Chifa DAMMAK
Classe :
3AGE2

Année universitaire 2019/2020

1
Table des matières

Table des figures ....................................................................................................................... 3

Table des tableaux .................................................................................................................... 4
Introduction générale ............................................................................................................... 5
Chapitre 1
Conception de l’encodeur numérique .................................................................................... 6
1.1 Introduction ...................................................................................................................... 6
1.2 Conception haut niveau .................................................................................................... 6
1.2.1 Simulation .................................................................................................................. 6
1.2.2 Synthèse ..................................................................................................................... 6
1.3 Conception niveau porte logique ...................................................................................... 7
1.3.1 Schéma d’implémentation ......................................................................................... 7
1.3.2 Simulation .................................................................................................................. 8
1.4 Conception en logique complémentée .............................................................................. 9
1.4.1 Calcul de β𝑜𝑝𝑡𝑖𝑚𝑎𝑙1 ................................................................................................. 9
1.4.2 Calcul de β𝑜𝑝𝑡𝑖𝑚𝑎𝑙0 ............................................................................................... 12
1.4.3 Dimensionnement des transistors............................................................................. 16
1.4.4 Implémentation de l’encodeur ................................................................................. 17
1.5 Comparaison des solutions ............................................................................................. 18
1.5.1 Simulation en logique complémenté ........................................................................ 18
1.5.2 Simulation en logique combinatoire ........................................................................ 23
1.5.3 Interprétation des résultats ....................................................................................... 27
1.6 Conclusion ...................................................................................................................... 27
Chapitre 2
Conception hiérarchique de l’ADC Flash ............................................................................ 28
2.1 Introduction .................................................................................................................... 28
2.2 Réseau de résistance ....................................................................................................... 28
2.3 Connexion des modules de l’ADC ................................................................................. 28
2.4 Simulation de l’ADC ...................................................................................................... 29
2.5 Conclusion ...................................................................................................................... 30

2
Table des figures
Figure 1.1 : Simulation du code de l’encodeur .......................................................................... 6
Figure 1.2 : Synthèse de l’encodeur ........................................................................................... 6
Figure 1.3 : Rapport des temps................................................................................................... 7
Figure 1.4 : Circuit de l’encodeur par des portes logiques de la technologie XFAB ................. 8
Figure 1.5 : Scénario de simulation ............................................................................................ 8
Figure 1.6 : Simulation de l’encodeur avec portes logiques ...................................................... 9
Figure 1.9 : Schéma d’implémentation de l’encodeur en logique complémentée .................. 17
Figure 1.10 : Schéma de simulation de l’encodeur .................................................................. 17
Figure 1.11 : Simulation de l’encodeur .................................................................................... 18
Figure 1.12 : Temps de descente de B1 cas de Rmin ............................................................... 19
Figure 1.13 : Temps de monté de B1 cas de Rmin................................................................... 19
Figure 1.14 : Temps de descente de B1 cas de Rmax .............................................................. 20
Figure 1.15 : Temps de monté de B1 cas de Rmax .................................................................. 20
Figure 1.16 : Temps de descente de B0 cas de Rmin ............................................................... 21
Figure 1.17 : Temps de monté de B0 cas de Rmin................................................................... 21
Figure 1.18 : Temps de descente de B0 cas de Rmax .............................................................. 22
Figure 1.19 : Temps monté de B0 cas de Rmax ....................................................................... 22
Figure 1.20 : Temps de descente de B1 cas de Rmin ............................................................... 23
Figure 1.21 : Temps de monté de B1 cas de Rmin................................................................... 23
Figure 1.22 : Temps de descente de B1 cas de Rmax .............................................................. 24
Figure 1.23 : Temps de monté de B1 cas de Rmax .................................................................. 24
Figure 1.24 : Temps de descente de B0 cas de Rmin ............................................................... 25
Figure 1.25 : Temps de monté de B0 cas de Rmin................................................................... 25
Figure 1.26 : Temps de descente de B0 cas de Rmax .............................................................. 26
Figure 1.27 : Temps monté de B0 cas de Rmax ....................................................................... 26
Figure 2.2 : Schéma de simulation de l’ADC .......................................................................... 29
Figure 2.3 : Simulation de l’ADC Flash 3 bits ........................................................................ 30

3
Table des tableaux
Tableau 1.1 : Simulation du code de l’encodeur ...................................................................... 26

4
Introduction générale

Ce bureau d’étude consiste à concevoir un ADC 3 bits en technologies XFAB X018. Le projet
est décomposé en trois modules :

_ Un réseau de résistances pour générer les tensions de référence.

_ Un réseau de comparateurs pour concevoir le signal analogique en un mot 7bits.

_ Un encodeur numérique permettant la conversion du mot thermomètre 7 bits en un

mot binaire 3bits.

Ce rapport comporte l’étude théorique et pratique des modules encodeur numérique et le

réseau de comparateur. De plus, il permet de réaliser l’ADC Flash 3 bits en connectent les 3
blocs dans le but de simuler l’ensemble du circuit.

5
Chapitre 1
Conception de l’encodeur numérique
1.1 Introduction
Ce chapitre est dédié à la conception du deuxième module de l’ADC Flash 3 bits : l’encodeur
numérique qui assure la conversion du mot thermomètre sur 7 bits en un mot binaire de 3 bits.

1.2 Conception haut niveau

Dans cette partie, on va faire la conception haut niveau de l’encodeur en utilisant le langage
VHDL.

1.2.1 Simulation
On a décrit le fonctionnement de l’encodeur et un scénario de testbench pour faire la
simulation en utilisant l’outil nclaunch. La figure 1.1 montre la simulation du circuit.

Figure 1.1 : Simulation du code de l’encodeur

1.2.2 Synthèse
On a fait la synthèse du code pour déterminer la schéma bloc de l’encodeur en utilisant des
standard cells de la technologie XFAB. La figure 1.2 montre la synthèse. La figure 1.3 montre
le rapport de temps qui comporte le temps de montée et de descente.

Figure 1.2 : Synthèse de l’encodeur

6
 Figure 1.3 : Rapport des temps
Le temps de montée : 297.5 ps
Le temps de descente : 146.4 ps

1.3 Conception niveau porte logique

Dans cette partie on s’intéresse à la conception niveau portes logiques du second bloc de
l’ADC en utilisant les standard cells de la technologie XH018.

1.3.1 Schéma d’implémentation

Pour déterminer le schéma d’implémentation, on doit déterminer les fonctions B0, B1 et B2
seulement avec des inverseurs et des portes NAND :
La fonction B2 est réalisée en reliant l’entrée T3 à la sortie B2 par l’intermédiaire de deux
inverseurs en série pour assurer la séparation entre l’entrée et la sortie.
Pour les fonctions B1 et B2, on utilise le théorème de Morgan comme le montre les relations
ci-dessous :

𝐵1 = 𝑇5 + 𝑇3 . 𝑇1

= 𝑇5 + 𝑇3 . 𝑇1 = 𝑇5 . 𝑇3 . 𝑇1 = 𝑇5 ↓ (𝑇3 ↓ 𝑇1 )
𝐵0 = 𝑇6 + 𝑇5 . 𝑇4 + 𝑇3 . 𝑇2 + 𝑇1 . 𝑇0

= 𝑇6 + 𝑇5 . 𝑇4 + 𝑇3 . 𝑇2 + 𝑇1 . 𝑇0

= 𝑇6 . (𝑇5 . 𝑇4 ). (𝑇3 . 𝑇2 ). (𝑇1 . 𝑇0 )

= 𝑇6 ↓ (𝑇5 ↓ 𝑇4 ) ↓ (𝑇3 ↓ 𝑇2 ) ↓ (𝑇1 ↓ 𝑇0 )

La figure 1.4 montre le schéma de l’encodeur en utilisant des portes logique INX0, NA2X0 et
NA411X1 de la librairie D_CELLS de la technologie XFAB.

7
 Figure 1.4 : Circuit de l’encodeur par des portes logiques de la technologie XFAB

1.3.2 Simulation
La simulation du circuit est effectuée en implémentant le scenario suivant dans le fichier
textfixture.verlilog comme illustrer dans la figure 1.5.

Figure 1.5 : Scénario de simulation

La figure 1.6 montre la simulation du circuit de l’encodeur par des portes logiques. Elle
vérifie la bonne conversion du code thermomètre 7 bits en code binaire 3 bits.

8
 Figure 1.6 : Simulation de l’encodeur avec portes logiques

1.4 Conception en logique complémentée

Pour implémenter les fonctions logiques SSOP des équations (1-3) en logique complémentée.
On va calculer le rapport βoptimal des transistors et les marges de bruit hautes et basses afin de
déterminer les dimensions des transistors. Pour ce faire, on déterminera βEqMAX et βEqMIN pour
chaque fonction logique.

1.4.1 Calcul de 𝛃𝒐𝒑𝒕𝒊𝒎𝒂𝒍

𝟏
On a implémenté le schéma de l’équation B1 en logique complémentée. La figure 1.7 montre
le schéma d’implantation de l’équation B1.

Figure 1.7 : Schéma d’implantation de l’équation B1

9
 • Calcul de 𝜷𝑴𝑰𝑵

Pour calculer 𝛽𝑀𝐼𝑁 , il faut déterminer la plus petite résistance de la partie NMOS sans qu’elle
soit nulle. Cette résistance est obtenue lorsque 𝑇1 = 𝑇5 = ‘0,5’ et 𝑇3 =’1’.
On doit calculer les facteurs de forme équivalent pour déterminer β𝑜𝑝𝑡𝑖𝑚𝑎𝑙 1 .

Facteur de forme de la partie NMOS : 𝑆𝑁𝐸𝑞

On a deux transistors en parallèle : 𝑊𝑁𝐸𝑞 = 2𝑊 et 𝐿𝑁𝐸𝑞 = 𝐿

D’où
𝑊𝑁𝐸𝑞 2𝑊
𝑆𝑁𝐸𝑞 = = = 2 𝑆𝑁
𝐿𝑁𝐸𝑞 𝐿

Facteur de forme de la partie PMOS : 𝑆𝑃𝐸𝑞

On a deux transistors en série : 𝑊𝑃𝐸𝑞 = 𝑊 et 𝐿𝑃𝐸𝑞 = 2𝐿.

D’où
𝑊𝑃𝐸𝑞 𝑊 𝑆𝑃
𝑆𝑃𝐸𝑞 = = =
𝐿𝑃𝐸𝑞 2𝐿 2

Ce qui donne le facteur de forme équivalent suivant :

𝑆𝑁 𝐸𝑞 2. 𝑆𝑁 4. 𝑆𝑁
𝛽1 𝑀𝐼𝑁 = = = = 4𝛽𝑚𝑖𝑛
𝑆𝑃 𝐸𝑞 𝑆𝑃 𝑆𝑃
2

Le 𝛽𝑚𝑖𝑛 est déterminé à partir de la tension d’inversion optimale VINV=VDD/2.

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 | 𝑉𝐷𝐷
𝑉𝐼𝑁𝑉 = 𝑉𝑇𝑁 + =
2
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √𝛽𝑒𝑞
𝑘𝑝′ (1 + 𝛿𝑁 )

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 | 𝑉𝐷𝐷

𝑉𝐼𝑁𝑉 = 𝑉𝑇𝑁 + =
2
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √4𝛽𝑚𝑖𝑛
𝑘𝑝′ (1 + 𝛿𝑁 )

D’après le datasheet :

|𝑉𝑇𝑃 |=0.65

𝑉𝑇𝑁 = 0.58

1,8 1,8 − 0,58 − |0,65|

= 0,58 +
2 256 ∗ 0,3
1 + √4𝛽𝑚𝑖𝑛
52

𝛽𝑚𝑖𝑛 =0.10331

10
 • Calcul de 𝜷𝑴𝑨𝑿

Pour calculer 𝛽𝑀𝐴𝑋 , il faut déterminer la plus grande résistance de la partie NMOS. Cette
résistance est obtenue lorsque 𝑇1 = 𝑇3 = ‘0,5’ et 𝑇5 =’0’.
On doit calculer les facteurs de forme équivalent pour déterminer β𝑜𝑝𝑡𝑖𝑚𝑎𝑙 1 .

Facteur de forme de la partie NMOS : 𝑆𝑁𝐸𝑞

On a deux transistors en série : 𝑊𝑁𝐸𝑞 = 𝑊 et 𝐿𝑁𝐸𝑞 = 2𝐿

D’où
𝑊𝑁𝐸𝑞 𝑊 𝑆𝑁
𝑆𝑁𝐸𝑞 = = =
𝐿𝑁𝐸𝑞 2𝐿 2

Facteur de forme de la partie PMOS : 𝑆𝑃𝐸𝑞

On a deux transistors en parallèles : 𝑊𝑃𝐸𝑞 = 2𝑊 et 𝐿𝑃𝐸𝑞 = 𝐿.

D’où
𝑊𝑃𝐸𝑞 2𝑊
𝑆𝑃𝐸𝑞 = = = 2𝑆𝑃
𝐿𝑃𝐸𝑞 𝐿

Ce qui donne le facteur de forme équivalent suivant :

𝑆𝑁
𝑆𝑁 𝐸𝑞 𝑆𝑁 𝛽𝑚𝑎𝑥
𝛽1 𝑀𝐴𝑋 = = 2 = =
𝑆𝑃 𝐸𝑞 2𝑆𝑃 4𝑆𝑃 4

Le 𝛽𝑚𝑎𝑥 est déterminé à partir de la tension d’inversion optimale VINV=VDD/2.

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 | 𝑉𝐷𝐷
𝑉𝐼𝑁𝑉 = 𝑉𝑇𝑁 + =
2
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √𝛽𝑒𝑞
𝑘𝑝′ (1 + 𝛿𝑁 )

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 | 𝑉𝐷𝐷

𝑉𝐼𝑁𝑉 = 𝑉𝑇𝑁 + =
2
𝛽 𝑘 ′ (1 + 𝛿𝑃 )
1 + √ 𝑚𝑎𝑥 𝑛′
4 𝑘𝑝 (1 + 𝛿𝑁 )

1,8 1,8 − 0,58 − |0,65|

= 0,58 +
2 𝛽 256 ∗ 0,3
1 + √ 𝑚𝑎𝑥
4 52

𝛽𝑚𝑎𝑥 =1.653

Le 𝛽𝑂𝑝𝑡𝑖𝑚𝑎𝑙 est calculée par la moyenne géométrique 𝛽𝑚𝑎𝑥 et 𝛽𝑚𝑖𝑛

𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 1 = √𝛽𝑚𝑖𝑛 𝛽𝑚𝑎𝑥 (1.16)

= √0.10331 ∗ 1.635

11
 𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 1 =0.4132

Les marges de bruits sont calculées par :

𝑁𝑀𝐻 = 𝑉𝑂𝐻 − 𝑉𝐼𝐻

𝑁𝑀𝐿 = 𝑉𝐼𝐿 − 𝑉𝑂𝐿 = 𝑉𝐼𝐿

Or

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 |

𝑉𝐼𝐿 = 𝑉𝑇𝑁 +
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √𝛽𝑒𝑞 𝑚𝑖𝑛
𝑘𝑝′ (1 + 𝛿𝑁 )

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 |

𝑉𝐼𝐿 = 𝑉𝑇𝑁 +
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √4𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 1
𝑘𝑝′ (1 + 𝛿𝑁 )

1,8 − 0,58 − |0,65|

𝑉𝐼𝐿 = 0,58 +
256 ∗ 0,3
1 + √4 ∗ 0.4132 ∗
52
𝑉𝐼𝐿 =0.8024 V
𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 |
𝑉𝐼𝐻 = 𝑉𝑇𝑁 +
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √𝛽𝑒𝑞 𝑚𝑎𝑥
𝑘𝑝′ (1 + 𝛿𝑁 )

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 |

𝑉𝐼𝐻 = 𝑉𝑇𝑁 +
𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 1 𝑘𝑛′ (1 + 𝛿𝑃 )
1+√
4 𝑘𝑝′ (1 + 𝛿𝑁 )

1,8 − 0,58 − |0,65|

𝑉𝐼𝐻 = 0,58 +
256 ∗ 0,3
1 + √0.4132 ∗
4 ∗ 52

𝑉𝐼𝐻 =0.9898 V

D’où
𝑁𝑀𝐻 =0.8102 V

𝑁𝑀𝐿 =0.8024 V

Le point d’inversion théorique égale à ±0.9 V. Or, on a obtenu des valeurs de la marges de
bruit de l’ordre de ±0.8 V ce qui vérifie le choix de 𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 .

1.4.2 Calcul de 𝛃𝒐𝒑𝒕𝒊𝒎𝒂𝒍

𝟎
On a implémenté le schéma de l’équation B0 en logique complémentée. La figure 1.8 montre
le schéma d’implantation de l’équation B0.

12
 Figure 1.8 : Schéma d’implantation de l’équation B0
• Calcul de 𝜷𝑴𝑰𝑵

Pour calculer 𝛽𝑀𝐼𝑁 , il faut déterminer la plus petite résistance de la partie NMOS sans qu’elle
soit nulle. Cette résistance est obtenue lorsque 𝑇0 = 𝑇2 = 𝑇4 = 𝑇6 = ‘0,5’ et 𝑇1 = 𝑇3 =
𝑇5 =’1’

13
On doit calculer les facteurs de forme équivalent pour déterminer β𝑜𝑝𝑡𝑖𝑚𝑎𝑙 0 .

Facteur de forme de la partie NMOS : 𝑆𝑁𝐸𝑞

On a 4 transistors en parallèle : 𝑊𝑁𝐸𝑞 = 4𝑊 et 𝐿𝑁𝐸𝑞 = 𝐿

D’où
𝑊𝑁𝐸𝑞 4𝑊
𝑆𝑁𝐸𝑞 = = = 4 𝑆𝑁
𝐿𝑁𝐸𝑞 𝐿

Facteur de forme de la partie PMOS : 𝑆𝑃𝐸𝑞

On a 4 transistors en série : 𝑊𝑃𝐸𝑞 = 𝑊 et 𝐿𝑃𝐸𝑞 = 4𝐿.

D’où
𝑊𝑃𝐸𝑞 𝑊 𝑆𝑃
𝑆𝑃𝐸𝑞 = = =
𝐿𝑃𝐸𝑞 2𝐿 2

Ce qui donne le facteur de forme équivalent suivant :

𝑆𝑁 𝐸𝑞 4𝑆𝑁 16 𝑆𝑁
𝛽0 𝑀𝐼𝑁 = = = = 16 𝛽𝑚𝑖𝑛
𝑆𝑃 𝐸𝑞 𝑆𝑃 𝑆𝑃
4

Le 𝛽𝑚𝑖𝑛 est déterminé à partir de la tension d’inversion optimale VINV=VDD/2.

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 | 𝑉𝐷𝐷
𝑉𝐼𝑁𝑉 = 𝑉𝑇𝑁 + =
2
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √𝛽𝑒𝑞
𝑘𝑝′ (1 + 𝛿𝑁 )

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 | 𝑉𝐷𝐷

𝑉𝐼𝑁𝑉 = 𝑉𝑇𝑁 + =
2
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √16 𝛽𝑚𝑖𝑛
𝑘𝑝′ (1 + 𝛿𝑁 )

D’après le datasheet :

|𝑉𝑇𝑃 |=0.65

𝑉𝑇𝑁 = 0.58

1,8 1,8 − 0,58 − |0,65|

= 0,58 +
2 256 ∗ 0,3
1 + √16 𝛽𝑚𝑖𝑛
52

𝛽𝑚𝑖𝑛 =0.02582

• Calcul de 𝜷𝑴𝑨𝑿

Pour calculer 𝛽𝑀𝐴𝑋 , il faut déterminer la plus grande résistance de la partie NMOS. Cette
résistance est obtenue lorsque 𝑇1 = 𝑇0 = 𝑇1 = ‘0,5’ et 𝑇2 = 𝑇4 = 𝑇6 = 𝑇3 = 𝑇5 =’0’.

14
On doit calculer les facteurs de forme équivalent pour déterminer β𝑜𝑝𝑡𝑖𝑚𝑎𝑙 0 .

Facteur de forme de la partie NMOS : 𝑆𝑁𝐸𝑞

On a deux transistors en série : 𝑊𝑁𝐸𝑞 = 𝑊 et 𝐿𝑁𝐸𝑞 = 2𝐿

D’où
𝑊𝑁𝐸𝑞 𝑊 𝑆𝑁
𝑆𝑁𝐸𝑞 = = =
𝐿𝑁𝐸𝑞 2𝐿 2

Facteur de forme de la partie PMOS : 𝑆𝑃𝐸𝑞

On a deux transistors en parallèle : 𝑊𝑃𝐸𝑞 = 2𝑊 et 𝐿𝑃𝐸𝑞 = 𝐿.

D’où
𝑊𝑃𝐸𝑞 2𝑊
𝑆𝑃𝐸𝑞 = = = 2𝑆𝑃
𝐿𝑃𝐸𝑞 𝐿

Ce qui donne le facteur de forme équivalent suivant :

𝑆𝑁
𝑆𝑁 𝐸𝑞 𝑆𝑁 𝛽𝑚𝑎𝑥
𝛽0 𝑀𝐴𝑋 = = 2 = =
𝑆𝑃 𝐸𝑞 2𝑆𝑃 4𝑆𝑃 4

Le 𝛽𝑚𝑎𝑥 est déterminé à partir de la tension d’inversion optimale VINV=VDD/2.

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 | 𝑉𝐷𝐷
𝑉𝐼𝑁𝑉 = 𝑉𝑇𝑁 + =
2
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √𝛽𝑒𝑞
𝑘𝑝′ (1 + 𝛿𝑁 )

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 | 𝑉𝐷𝐷

𝑉𝐼𝑁𝑉 = 𝑉𝑇𝑁 + =
2
𝛽 𝑘 ′ (1 + 𝛿𝑃 )
1 + √ 𝑚𝑎𝑥 𝑛′
4 𝑘𝑝 (1 + 𝛿𝑁 )

1,8 1,8 − 0,58 − |0,65|

= 0,58 +
2 𝛽 256 ∗ 0,3
1 + √ 𝑚𝑎𝑥
4 52

𝛽𝑚𝑎𝑥 =1.653

Le 𝛽𝑂𝑝𝑡𝑖𝑚𝑎𝑙 est calculée par la moyenne géométrique 𝛽𝑚𝑎𝑥 et 𝛽𝑚𝑖𝑛

𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 0 = √𝛽𝑚𝑖𝑛 𝛽𝑚𝑎𝑥 (1.16)

= √0.02582 ∗ 1.653
𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 0 =0.2067

Les marges de bruits sont calculées par :

𝑁𝑀𝐻 = 𝑉𝑂𝐻 − 𝑉𝐼𝐻

𝑁𝑀𝐿 = 𝑉𝐼𝐿 − 𝑉𝑂𝐿 = 𝑉𝐼𝐿

15
Or

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 |

𝑉𝐼𝐿 = 𝑉𝑇𝑁 +
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √𝛽𝑒𝑞 𝑚𝑖𝑛
𝑘𝑝′ (1 + 𝛿𝑁 )

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 |

𝑉𝐼𝐿 = 𝑉𝑇𝑁 +
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √4𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 1
𝑘𝑝′ (1 + 𝛿𝑁 )

1,8 − 0,58 − |0,65|

𝑉𝐼𝐿 = 0,58 +
256 ∗ 0,3
1 + √16 ∗ 0.2067 ∗
52
𝑉𝐼𝐿 =0.7575 V
𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 |
𝑉𝐼𝐻 = 𝑉𝑇𝑁 +
𝑘𝑛′ (1 + 𝛿𝑃 )
1 + √𝛽𝑒𝑞 𝑚𝑎𝑥
𝑘𝑝′ (1 + 𝛿𝑁 )

𝑉𝐷𝐷 − 𝑉𝑇𝑁 − |𝑉𝑇𝑃 |

𝑉𝐼𝐻 = 𝑉𝑇𝑁 +
𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 1 𝑘𝑛′ (1 + 𝛿𝑃 )
1+√
4 𝑘𝑝′ (1 + 𝛿𝑁 )

1,8 − 0,58 − |0,65|

𝑉𝐼𝐻 = 0,58 +
256 ∗ 0,3
1 + √0.2067 ∗
4 ∗ 52

𝑉𝐼𝐻 = 1.0266 V

D’où
𝑁𝑀𝐻 =0.7734 V

𝑁𝑀𝐿 =0.7575 V

Le point d’inversion théorique égale à ±0.9 V. Or, on a obtenu des valeurs de la marges de
bruit de l’ordre de ±0.77 V ce qui vérifie le choix de 𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 .

1.4.3 Dimensionnement des transistors

Dans la partie précédente, on a trouvé des valeurs 𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙1 et 𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙0 inférieurs à 1. D’où,
WN=690nm et LP=LN=180nm
𝑊𝑁
𝑆𝑁 𝐿 𝑊𝑁
𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙 = = 𝑁 =
𝑆𝑃 𝑊𝑃 𝑊𝑃
𝐿𝑃
𝑊𝑁
𝑊𝑃 =
𝛽𝑜𝑝𝑡𝑖𝑚𝑎𝑙

𝑊𝑃1 =1.6698 µm

𝑊𝑃2 =3.338µm

16
1.4.4 Implémentation de l’encodeur
Après avoir dimensionné les transistors des circuits en logique complémentée, on a
implémenté le schéma. La figure 1.9 montre le schéma de l’implémentation.

Figure 1.9 : Schéma d’implémentation de l’encodeur en logique complémentée

Pour vérifier la conversion du code thermomètre 7 bits en code binaire 3 bits. On a
implémenté un schéma de simulation. En effet, on a créé un symbole de l’encodeur
implémenté et on a connecté les entrées avec des sources de tensions carrées dont V1= 0 V et
V2 = 1.8 V et une période de 800 ns. De plus, on a choisi le temps « pulse width » avec un
décalage de varie 100ns pour chaque deux sources consécutives de façon qu’il varie de 100 ns
à 700 ns. La figure 1.10 montre le schéma de simulation.

Figure 1.10 : Schéma de simulation de l’encodeur

17
La simulation montre la bonne conversion du code thermomètre 7 bits en code binaire 3 bits.
La figure 1.11 montre la simulation de l’encodeur.

Figure 1.11 : Simulation de l’encodeur

1.5 Comparaison des solutions

Pour faire les simulations, il faut envisager les scénarios possibles pour les cas Rmax et Rmin
des deux équations B1 et B0.
On a choisi une période de 800ns et un pulse width de 400ns pour toutes les sources de
carrées et un temps Fall time et Rise Time égale 10 ps.
Si un signal prend ‘0,5’ : V1=0 V ; V2=1,8 V
Si un signal prend ‘1’ : V1=1,8 V ; V2=1,8 V
Si un signal prend ‘0’ : V1=0 V ; V2=0 V

1.5.1 Simulation en logique complémenté

1.5.1.1 Equation B1
Cas de résistance Rmin : 𝑇1 = 𝑇5 = ‘0,5’ et 𝑇3 = ‘1’

18
 Figure 1.12 : Temps de descente de B1 cas de Rmin

Figure 1.13 : Temps de monté de B1 cas de Rmin

Cas de résistance Rmax : 𝑇1 = 𝑇3 = ‘0,5’ et 𝑇5 = ‘0’

19
Figure 1.14 : Temps de descente de B1 cas de Rmax

Figure 1.15 : Temps de monté de B1 cas de Rmax

20
1.5.1.2 Equation B0
Cas de résistance Rmin : 𝑇0 = 𝑇2 = 𝑇4 = 𝑇6 = ‘0,5’ et 𝑇1 = 𝑇3 = 𝑇5 = ‘1’

Figure 1.16 : Temps de descente de B0 cas de Rmin

Figure 1.17 : Temps de monté de B0 cas de Rmin

21
Cas de résistance Rmax : 𝑇0 = 𝑇1 = ‘0,5’ et 𝑇3 = 𝑇5 = 𝑇2 = 𝑇4 = 𝑇6 = ‘0’

Figure 1.18 : Temps de descente de B0 cas de Rmax

Figure 1.19 : Temps monté de B0 cas de Rmax

22
1.5.2 Simulation en logique combinatoire
1.5.2.1 Equation B1
Cas de résistance Rmin : 𝑇1 = 𝑇5 = ‘0,5’ et 𝑇3 = ‘1’

Figure 1.20 : Temps de descente de B1 cas de Rmin

Figure 1.21 : Temps de monté de B1 cas de Rmin

23
Cas de résistance Rmax : 𝑇1 = 𝑇3 = ‘0,5’ et 𝑇5 = ‘0’

Figure 1.22 : Temps de descente de B1 cas de Rmax

Figure 1.23 : Temps de monté de B1 cas de Rmax

24
1.5.2.2 Equation B0
Cas de résistance Rmin : 𝑇0 = 𝑇2 = 𝑇4 = 𝑇6 = ‘0,5’ et 𝑇1 = 𝑇3 = 𝑇5 = ‘1’

Figure 1.24 : Temps de descente de B0 cas de Rmin

Figure 1.25 : Temps de monté de B0 cas de Rmin

25
Cas de résistance Rmax : 𝑇0 = 𝑇1 = ‘0,5’ et 𝑇3 = 𝑇5 = 𝑇2 = 𝑇4 = 𝑇6 = ‘0’

Figure 1.26 : Temps de descente de B0 cas de Rmax

Figure 1.27 : Temps monté de B0 cas de Rmax

26
 1.5.3 Interprétation des résultats
Les résultats récupérés des simulations précédents nous permet de calculer les temps de
montés, des descentes et de propagations des différents scénarios. Le tableau 1.1 montre les
valeurs trouvées :
Tableau 1.1 : Résultats des simulations

t(ps) Logique Complémentée Logique Combinatoire

B0MIN B0MAX B1MIN B1MAX B0MIN B0MAX B1MIN B1MAX
trin 8 8 8 8 8 8 8 8

trout 71.347 65.469 49.545 56.648 53.488 55.064 121.895 92.569

tfin 8 8 8 8 8 8 8 8

tfout 54.927 47.726 44.063 48.031 51.533 51.632 49.933 52.501

tPHL 205.482 119.408 150.012 148.244 300.161 354.789 97.797 125.336

tPLH 296.988 293.499 109.433 300.851 227.867 360.476 134.387 198.595

tp 251.235 206.4535 129.7225 224.5475 264.014 357.6325 116.092 161.9655

D’après les valeurs calculées, on remarque que le délai de propagation dans les cas de
résistances maximale est toujours supérieur à celui du cas de résistances minimales. Les
simulations des deux solutions montrent que la solution implémentée en logique complémenté
possède des délais de propagation plus faibles que ceux de la solution en logique
combinatoire. Ainsi, la solution en logique complémentée est la meilleure en termes de
rapidité.

La solution en logique complémentée comporte 24 transistors or celle en logique

combinatoire est composée de 44 transistors. Ainsi, la solution en logique complémentée est
la meilleure en termes consommation de surface.

Pour la solution synthétisable, les délais ne sont pas compatibles à ceux des deux dernières
solutions car prend en compte les délais d’interconnexion.

1.6 Conclusion
L’étude des trois solutions montre que la solution en logique complémentée présente les
meilleures caractéristiques en termes de temps et de consommation surface. D’où,
l’implémentation doit se fait avec cette solution.

27
Chapitre 2
Conception hiérarchique de l’ADC
Flash
2.1 Introduction
Ce chapitre est dédié à la réalisation du réseau de résistance et l’assemblage des différents
modules de l’ADC pour simuler le bon fonctionnement du système global.

2.2 Réseau de résistance

D’après la caractéristique d’entrée/sortie de l’ADC idéal 3 bits et pour un courant I=150µA,
on remarque que les tensions de VR1 jusqu’à VR6 sont égales.
𝑉𝐷𝐷
𝑉𝑅𝑖
𝑉𝑅𝑖 = 𝑅𝑖 𝐼 → 𝑅𝑖 = = 8 = 1,5𝑘Ω
𝐼 𝐼
La tension de la résistance R0 :
𝑉𝐷𝐷 1.8
𝑉𝑅0
𝑉𝑅0 = 𝑅0 𝐼 → 𝑅0 = = 16 = 16 = 750Ω
𝐼 𝐼 150 ∗ 10−6
Et la tension de la résistance R7 :
13𝑉𝐷𝐷 13 ∗ 1.8
𝑉𝑅7 𝑉𝑆𝑆 − 16 1.8 − 16
𝑉𝑅7 = 𝑅7 𝐼 → 𝑅7 = = = = 2,25𝑘Ω
𝐼 𝐼 150 ∗ 10−6

2.3 Connexion des modules de l’ADC

Après la caractérisation du réseau de résistances, on réalise le réseau de résistances et en le
connecte au réseau de comparateurs. Ses sorties sont alors l’entrées de l’encodeur.
La figure 2.1 montre le schéma d’implémentation de l’ADC

28
 Figure 2.1 : Implémentation de l’ADC

2.4 Simulation de l’ADC

Pour faire la simulation, on a créé un symbole de l’ADC et on lui connecte comme tension
d’entrée une tension rampe avec V1=0 V, V2= 1.8 V, T1=0 s et T2=10 ms.

Figure 2.2 : Schéma de simulation de l’ADC

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Les résultats de simulation du circuit précèdent vérifient la conversion d’un signal d’entrée
analogique en une sortie numérique représenté par les sorties B0, B1 et B2.

La figure 2.3 montre la tension d’entrée Vin et les sorties de l’ADC.

Figure 2.3 : Simulation de l’ADC Flash 3 bits

2.5 Conclusion
La composition de l’ADC en plusieurs modules permet de facilité la tache de conception et
d’assurer que le système répond aux exigences de temps et de surface. En effet, ce bureau
d’étude nous permet d’apprendre la démarche de conception d’un circuit analogique et
numérique.

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