Chapitre 6 Le transistor à effet de champ

Objectif : Etude de caractéristiques et application des transistors

1- Symboles statiques

1-1 - Symboles (JFET)

D D

G G

S S
Figure 1 :J.FET canal N J.FET canal P

1-2- Symboles (MOSFET)

D D

G G

S S

MOS.FET canal N MOS.FET canal P

Figure 2 : MOS.FET à enrichissement

Figure 3 : Principe de fonctionnement des MOS.FET

1
 1.3- Symbole dynamique

Isolant= Oxyde semi-conducteur sio2

EFFET DE CHAMPS
BIPOLAIRE

B Ic C G Igs

em Ib.β p gmvGS
vGS VDS= p

E S

Oxyde semi-conducteur sio2

G: grille
e >>> D: dain
S: source

2
 2-Transistor à effet de champ à jonction (J.FET)

1-1- Définition
Le J.FET est un composant électronique à semi-conducteurs. Il possède trois électrodes : le Drain
(D), la Grille (G) et la Source (S).
1-2- Symboles
D D

G G

S S
Figure 1 :J.FET canal N J.FET canal P

1-3- Polarisation
Le J.FET canal N doit être alimenté de façon à ce que la tension Grille-Source soit négative
( VGS < 0 ) et la tension Drain-Source soit positive ( VDS > 0 ).

Le J.FET est commandé par la tension VGS (le courant IG étant nul).

1-4- Caractéristiques statiques ( J.FET canal N)

Du fait que le courant Grille IG = 0, les caractéristiques du J.FET se limiteront :
ID = f (VGS) à VDS = constante : Caractéristique de commande.
ID = f (VDS) à VGS = constante : Caractéristique de sortie.

ID = f (VGS) à VDS = cte ID ID = f (VDS) à VGS = cte

IDSS VGS = 0

gm VGS1 < 0

VGS2 < VGS1

VGS VGSoff 0 VP VDS

Figure 2 : Caractéristiques statiques du J.FET canal N

VGSoff: tension de blocage.

IDSS : courant drain de saturation maximale ( à VGS = 0).
VP : tension de pincement.
gm : pente en un point de la caractéristique ID = f (VGS).

3
 On distingue deux zones utiles définissant deux régimes de fonctionnement :
Pour VDS < VP : zone ohmique, le J.FET se comporte comme une résistance dépendant de
VGS.
Pour VDS > VP : zone de saturation, dans laquelle le courant ID est pratiquement constant.

1-5- Equations
 Approximation parabolique de ID = f (VGS) à VDS = cte :

ID = IDSS (1 –VGS )2
V
GSoff

VGSoff et IDSS sont données par le constructeur. Résistance différentielle :

RDS = (ΔVDS /ΔID) à VGS = cte.


 Transconductance : gm = (ΔID /ΔVGS) à VDS = cte :

On démontre que gm = gmo (1 – VGS/VGSoff) = gmo (ID/IDSS)1/2.

2- Transistor à effet de champ à Grille isolée (MOS.FET)

2-1- Définition
Le MOS.FET est un transistor à effet de champ dont la grille est isolée du semi-conducteur par
une couche isolante (Silice : SiO2).

2-2- Symboles
D D

G G

S S
MOS.FET canal N MOS.FET canal P
Figure 3 : MOS.FET à enrichissement

4
2-3- Caractéristiques statiques
Du fait que le courant Grille IG = 0, les caractéristiques du J.FET se limiteront :
ID = f (VGS) à VDS = constante : Caractéristique de commande.
ID = f (VDS) à VGS = constante : Caractéristique de sortie.

ID = f (VGS) à VDS = cte ID ID = f (VDS) à VGS = cte

IDSS VGS1

VGS2 < VGS1

Tension de seuil thermique VGS3 < VGS2

VGS VTh 0VP VDS

Figure 4 : Caractéristiques statiques du J.FET

3- Le transistor à effet de champ en amplification

3-1 Schéma équivalent du J.FET en régime dynamique

En régime dynamique petits signaux, on peut écrire :

id = vds/rds + gm vgs

D’où l’on en déduit le schéma équivalent du J.FET en source commune :

5
 3-2 Montage amplificateur Source-commune
Soit le montage amplificateur suivant :

RD C2
i2
C1 D
i1 G VDD
v2
S RL
v1 RG
RS CS

C1 et C2 sont deux condensateurs de liaison et CS est un condensateur de

découplage. Figure 6 : Montage amplificateur source commune

3-3 Schéma équivalent du montage amplificateur Source-commune

On remplace le transistor par son schéma équivalent et on suppose court-circuité la source de
tension continue Vcc, on obtient ainsi :
i1 ig = 0 id i2

gmvgs
v1 RG vgs rds vds RD v2 RL

Figure 7 : Schéma équivalent du montage amplificateur source commune

3-4 Paramètres caractéristiques du montage amplificateur

 Résistance d’entrée : Re = v1/i1= RG (résistance très élevée).
 Résistance de sortie : Rs = v2/i2 = RD// rds
 Amplification en tension: Av = v2/v1 = - gmvgs Req/vgs = - gmReq avec Req = RL//RD// rds.

 Amplification en courant: Ai = i2/i1 = -(v2/RL) / (v1/Re) = -Av Re/RL.














6
 
4- Le transistor à effet de champ en résistance commandée
Pour des tensions VDS inférieures à la tension de pincement, le J.FET se comporte comme
une résistance dont la valeur dépend de VGS.

ID ID = f (VDS) à VGS = cte

IDSS VGS = 0 D D

VGS1 < 0
G G
VGS2 < VGS1 (VGS)
S S
0 VP VDS

Figure 8 : Fonctionnement du JFET en résistance commandé

7
7- Portes logiques et Transistors

Objectifs : Fabriquer des portes logiques avec des transistors

Il existe de nombreuses manières pour concevoir des circuits à base de transistors, qui portent les
noms de DTL, RTL, TLL, CMOS et bien d'autre.

La technologie CMOS

Dans cette section, nous allons montrer comment fabriquer des portes logiques en utilisant
la technologie CMOS. Avec celle-ci, chaque porte logique est fabriquée à la fois avec des transistors
NMOS et des transistors PMOS.
On peut la voir comme un mélange entre la technologie PMOS et NMOS.

1-Transistors Bipolaires

1.1- La porte ET (AND Gate)

La porte "ET" comporte une sortie et au moins deux entrées. La sortie prend le niveau
logique HAUT à la condition que toutes les entrées se trouvent au niveau logique HAUT. Il
s'agit qu'une ou plusieurs entrées se trouvent au niveau logique BAS pour que la sortie soit
également au niveau logique BAS. (Dans cet article, nous considérons que le niveau
logique BAS correspond à potentiel de 0 V, et que le niveau logique HAUT correspond à un
potentiel de 5 V.)

Table de vérité d'une porte ET

Entrée 1 Entrée 2 Sortie
0 0 0
1 0 0
0 1 0
1 1 1

8
Les circuits intégrés 74HC08 et 4081 comportent quatre portes ET; chacune de ces 4 portes
comporte deux entrées et une sortie.

Vous pouvez construire une porte ET au moyen des transistors et résistance.

Il faut que les deux entrées soit à 5 V pour qu'aucun courant ne circule dans la résistance et
que la sortie soit également à 5 V (la chute de potentiel dans la résistance est alors nulle).

Pour que la sortie soit à 5 V, il faut que les deux jonctions collecteur-émetteur soient
conductrices, donc que les deux entrées soient à 5 V.

Aussitôt qu'une entrée se trouve à 0 V, le transistor qui lui est associé empêche la
circulation du courant dans la résistance R3, donc la sortie sera à 0 V.

1.2-La porte OU (OR Gate)

9
La porte "OU" comporte également une sortie et au moins deux entrées. La sortie prend le
niveau logique HAUT lorsqu'au moins une de ses entrées se trouve au niveau logique
HAUT. Si les toutes les entrées sont au niveau logique BAS, alors la sortie sera également
au niveau logique BAS.

Table de vérité d'une porte OU

Entrée 1 Entrée 2 Sortie
0 0 0
1 0 1
0 1 1
1 1 1

Les circuits intégrés 74HC32 et 4071 comportent quatre portes OU à deux entrées. Encore
une fois, notre vie aurait été simplifiée si l'assignation des pins avait été la même sur les
deux CI, mais les concepteurs en ont décidé autrement.

De toute façon, vous pouvez construire votre propre porte OU en utilisant des transistors.
Pour qu'un courant circule dans la résistance R3, il s'agit qu'un ou l'autre des deux
transistors le laisse circuler, ce qui sera le cas si une ou l'autre des entrées est à 5 V afin
qu'un courant circule dans la base.

Encore une fois, utilisé des transistors 2N2222, R1 = R2 = 10K et R3 = 4K7.

10
1.3- La porte OU EXCLUSIF (XOR)

La sortie d'une porte "OU EXCLUSIF" prend l'était logique "HAUT" si une seule de ses
entrées est à l'état logique "HAUT", mais pas l'autre. En d'autres mots, la sortie sera basse
si les deux entrées sont dans le même état logique, et la sortie sera haute si les deux
entrées sont des des états différents.

Table de vérité d'une porte OU EXCLUSIF

Entrée 1 Entrée 2 Sortie
0 0 0
1 0 1
0 1 1
1 1 0

11
Les circuits intégrés 74HC86 et 4070 comportent des portes de type OU EXCLUSIF.

La construction d'une porte OU EXCLUSIF au moyen de transistor semble assez complexe

mais, comme nous le verrons plus loin, nous pouvons en construire une en combinant
d'autres portes logiques.

1.4-La porte NON (NOT)

La porte "NON" ne comporte qu'une seule entrée, et une sortie. Elle se contente d'inverser
le signal: si le signal d'entrée est HAUT, le signal de sortie est BAS. Si le signal d'entrée
est BAS, alors le signal de sortie est HAUT.

Table de vérité d'une porte NON

Entrée Sortie
0 1
1 0

Les circuits intégrés 74HC04 et 4069 comportent 6 portes NON...

12
, et on peut très facilement en construire une en utilisant un transistor (transistor 2N2222,
R1 = 10K et R2 = 1K).

À partir de là, on peut définir une porte qui est le contraire des 3 portes précédentes: la
porte NON-ET, la porte NON-OU, et la porte NON-OU EXCLUSIF...

1.5- La porte NON-ET (NAND)

La porte NON-ET fait exactement le contraire d'une porte ET, donc sa sortie est basse
uniquement si toutes ses entrées sont hautes.

Table de vérité d'une porte NON-ET

Entrée 1 Entrée 2 Sortie
0 0 1
1 0 1
0 1 1
1 1 0

13
On retrouve 4 portes NON-ET sur les circuits intégrés 74HC00 et 4011,,,

...et on peut en construire une avec deux transistors (2N2222, R1 = R2 = 10K et R3 = 4K7).
:

1.6-La porte NON-OU (NOR)

Sans trop de surprise, la porte NON-OU fait le contraire

d'une porte OU, donc sa sortie est haute seulement si toutes ses entrées sont basses.

14
 Table de vérité d'une porte NON-OU
Entrée 1 Entrée 2 Sortie
0 0 1
1 0 0
0 1 0
1 1 0

Vous trouverez des circuits intégrés spécialement conçus pour remplir cette
fonction: 74HC02 et 4001.

Et voici le circuit à base de transistors qui permet d'obtenir une porte NON-OU (transistors
2N2222, R1 = R2 = 10K et R3 = 4K7).
.

1.7-La porte NON-OU EXCLUSIF (XNOR)

Et comme vous l'avez déjà deviné, la porte NON-OU

EXCLUSIF fait le contraire d'une porte OU-EXCLUSIF: la sortie est haute lorsque les deux
entrées sont dans le même état, et la sortie est basse lorsque les deux entrées sont dans

15
des états différents.

Table de vérité d'une porte NON-OU EXCLUSIF

Entrée 1 Entrée 2 Sortie
0 0 1
1 0 0
0 1 0
1 1 1

Le circuit intégré 4077 comporte des portes NON-OU EXCLUSIF.

16
2- Transistors à effet de champ

Les types de transistors MOS : PMOS et NMOS]

Il existe différents types de transistors, mais tous les transistors de nos ordinateurs sont tous
des transistors MOS. On a donné un nom à chaque broche pour mieux les repérer, nom qui est
indiqué sur le schéma ci-dessous. On l'utilise le plus souvent comme un interrupteur commandé par
sa grille. Appliquez la tension adéquate et la liaison entre la source et le drain se comportera comme
un interrupteur fermé. Mettez la grille à une autre valeur et cette liaison se comportera comme un
interrupteur ouvert. Il existe deux types de transistors CMOS, qui diffèrent entre autre par le bit qu'il
faut mettre sur la grille pour les ouvrir/fermer :

 les transistors NMOS qui s'ouvrent lorsqu'on envoie un zéro sur la grille et se ferment si la
grille est à un ;
 et les PMOS qui se ferment lorsque la grille est à zéro, et s'ouvrent si la grille est à un.

Transistor CMOS Transistor MOS à canal N (NMOS). Transistor MOS à canal P (PMOS).

L'anatomie d'un transistor CMOS

À l'intérieur du transistor, on trouve simplement une plaque en métal reliée à la grille appelée
l'armature, un bout de semi-conducteur entre la source et le drain, et un morceau d'isolant entre les
deux. Pour rappel, un semi-conducteur est un matériau qui se comporte soit comme un isolant, soit
comme un conducteur, selon les conditions auxquelles on le soumet. Dans un transistor, son rôle est
de laisser passer le courant, ou de ne pas le transmettre, quand il faut. C'est grâce à ce semi-
conducteur que le transistor peut fonctionner en interrupteur : interrupteur fermé quand le semi-
conducteur conduit, ouvert quand il bloque le courant. La commande de la résistance du semi-
conducteur (le fait qu'il laisse passer ou non le courant) est réalisée par la grille, comme nous allons le
voir ci-dessous.

Suivant la tension que l'on place sur la grille, celle-ci va se remplir avec des charges négatives ou
positives. Cela va entrainer une modification de la répartition des charges dans le semi-conducteur, ce

17
qui modulera la résistance du conducteur. Prenons par exemple le cas d'un transistor NMOS et
étudions ce qui se passe selon la tension placée sur la grille. Si on met un zéro, la grille sera vide de
charges et le semi-conducteur se comportera comme un isolant : le courant ne passera pas. En clair, le
transistor sera équivalent à un interrupteur ouvert. Si on met un 1 sur la grille, celle-ci va se remplir
de charges. Le semi-conducteur va réagir et se mettre à conduire le courant. En clair, le transistor se
comporte comme un interrupteur fermé.

La loi de Moore

Les composants électroniques contiennent un grand nombre de transistors.

Par exemple, les derniers modèles de processeurs peuvent utiliser près d'un milliard de transistors.
Cette orgie de transistors permet d'ajouter des fonctionnalités aux composants électroniques. C'est
notamment ce qui permet aux processeurs récents d'intégrer plusieurs cœurs, une carte graphique, etc.
En 1965, le cofondateur de la société Intel, spécialisée dans la conception de mémoires et de
processeurs, a affirmé que la quantité de transistors présents dans un processeur doublait tous les 18
mois : c'est la première loi de Moore.

En 1975, il réévalua cette affirmation : ce n'est pas tous les 18 mois que le nombre de transistors d'un
processeur double, mais tous les 2 ans. Cette nouvelle version, appelée la seconde loi de Moore, est
toujours valable de nos jours.

18
Nombre de transistors en fonction de l'année.

Cela n'aurait pas été possible sans le développement de la miniaturisation, qui permet de rendre les
transistors plus petits.

Il faut savoir que les circuits imprimés sont fabriqués à partir d'une plaque de silicium pur, un wafer,
sur laquelle on vient graver le circuit imprimé. Les transistors sont donc répartis sur une surface
plane. Ils ont souvent une largeur et une longueur qui sont très proches. Pour simplifier, la taille des
transistors est aussi appelée la finesse de gravure. Celle-ci s'exprime le plus souvent en nanomètres.
La loi de Moore nous donne des indications sur l'évolution de la finesse de gravure dans le temps.
Doubler le nombre de transistors signifie qu'on peut mettre deux fois plus de transistors sur une même
surface : la surface occupée par un transistor a été divisée par deux. Ainsi, la finesse de gravure est
divisée par la racine carrée de deux, environ 1,4, tous les deux ans. Une autre formulation consiste à
dire que la finesse de gravure est multipliée par 0,7 tous les deux ans, soit une diminution de 30 %
tous les deux ans.

Évolution de la finesse de gravure au cours du temps pour les mémoires FLASH de type NAND.

19
Néanmoins, la loi de Moore n'est pas vraiment une loi gravée dans le marbre. Si celle-ci a été
respectée jusqu'à présent, c'est avant tout grâce aux efforts des fabricants de processeurs, qui ont tenté
de la respecter pour des raisons commerciales. Vendre des processeurs toujours plus puissants, avec
de plus en plus de transistors est en effet gage de progression technologique autant que de nouvelles
ventes.

Il arrivera un moment où les transistors ne pourront plus être miniaturisés, et ce moment approche !
Quand on songe qu'en 2016 certains transistors ont une taille proche d'une vingtaine ou d'une
trentaine d'atomes, on se doute que la loi de Moore n'en a plus pour très longtemps. Et la progression
de la miniaturisation commence déjà à montrer des signes de faiblesses. Le 23 mars 2016, Intel a
annoncé que pour ses prochains processeurs, le doublement du nombre de transistors n'aurait plus lieu
tous les deux ans, mais tous les deux ans et demi. Cet acte de décès de la loi de Moore n'a semble-t-il
pas fait grand bruit, et les conséquences ne se sont pas encore faites sentir dans l'industrie. Au niveau
technique, on peut facilement prédire que la course au nombre de cœurs a ses jours comptés.

On estime que la limite en terme de finesse de gravure sera proche des 5 à 7 nanomètres : à cette
échelle, le comportement des électrons suit les lois de la physique quantique et leur mouvement
devient aléatoire, perturbant fortement le fonctionnement des transistors au point de les rendre
inutilisables. Et cette limite est proche : des finesses de gravure de 10 nanomètres sont déjà
disponibles chez certaines fondeurs comme TSMC. Autant dire que si la loi de Moore est respectée,
la limite des 5 nanomètres sera atteinte dans quelques années, à peu-près vers l'année 2020. Ainsi,
nous pourrons vivre la fin d'une ère technologique, et en voir les conséquences. Les conséquences
économiques sur le secteur du matériel promettent d'être assez drastiques, que ce soit en terme de
concurrence ou en terme de réduction de l'innovation.

Quant cette limite sera atteinte, l'industrie sera face à une impasse. Le nombre de cœurs ou la micro-
architecture des processeurs ne pourra plus profiter d'une augmentation du nombre de transistors. Et
les recherches en terme d'amélioration des micro-architectures de processeurs sont au point mort
depuis quelques années. La majeure partie des optimisations matérielles récemment introduites dans
les processeurs sont en effet connues depuis fort longtemps (par exemple, le premier processeur
superscalaire à exécution dans le désordre date des années 1960), et ne sont améliorables qu'à la
marge. Quelques équipes de recherche travaillent cependant sur des architectures capables de
révolutionner l'informatique. Le calcul quantique ou les réseaux de neurones matériels sont une
première piste, mais qui ne donneront certainement de résultats que dans des marchés de niche. Pas
de quoi rendre un processeur de PC plus rapide.

Fabriquer des portes logiques avec des transistors

Les portes logiques que nous venons de voir sont actuellement fabriquées en utilisant des transistors.
Il existe de nombreuses manières pour concevoir des circuits à base de transistors, qui portent les
noms de DTL, RTL, TLL, CMOS et bien d'autre.

La technologie CMOS

Dans cette section, nous allons montrer comment fabriquer des portes logiques en utilisant
la technologie CMOS. Avec celle-ci, chaque porte logique est fabriquée à la fois avec des transistors
NMOS et des transistors PMOS. On peut la voir comme un mélange entre la technologie PMOS et
NMOS. Tout circuit CMOS est divisé en deux parties : une intégralement composée de transistors
PMOS et une autre de transistors NMOS. Chacune relie la sortie du circuit soit à la masse, soit à la
tension d'alimentation.

20
La première partie relie la tension d'alimentation à la sortie, mais uniquement quand la sortie doit être
à 1. Si la sortie doit être à 1, des transistors PMOS vont se fermer et connecter tension et sortie. Dans
le cas contraire, des transistors s'ouvrent et cela déconnecte la liaison entre sortie et tension
d'alimentation. L'autre partie du circuit fonctionne de la même manière que la partie de PMOS, sauf
qu'elle relie la sortie à la masse et qu'elle se ferme quand la sortie doit être mise à 0

La porte NON

Cette porte est fabriquée avec seulement deux transistors, comme indiqué ci-dessous.

Si on met un 1 en entrée de ce circuit, le transistor du haut va fonctionner comme un interrupteur

ouvert, et celui du bas comme un interrupteur fermé : la sortie est reliée au zéro volt, et vaut donc 0.
Inversement, si on met un 0 en entrée de ce petit montage électronique, le transistor du bas va
fonctionner comme un interrupteur ouvert, et celui du haut comme un interrupteur fermé : la sortie est
reliée à la tension d'alimentation, et vaut donc 1.

21
La porte NAND

Voici en exclusivité comment créer une porte NAND à deux entrées avec des transistors CMOS !

22
La porte NOR

Implémenter une porte NOR à deux entrées avec des transistors CMOS ressemble à ce qu'on a fait
pour la porte NAND.

23
Portes ET et OU

Les autres portes sont construites à partir de ces portes. Par exemple, la porte ET est fabriquée en
combinant deux portes logiques : une porte NAND et une porte NON. Voici le circuit d'une porte
ET :

Comme pour la porte ET, la porte OU est fabriquée à partie de deux portes plus simples : une porte
NON et une porte NOR. Voici le circuit d'une porte OU sans vous l'expliquer.

24
Portes XOR et NXOR

Il est possible de créer une porte XOR en combinant d'autres portes logiques. Il est notamment
possible de la concevoir en utilisant uniquement des portes NOR ou des portes NAND

Circuits équivalents à une porte XOR

Porte XOR à base de transistors CMOS

25
La technologie NMOS

Nous allons commencer avec la technologie NMOS, mais les circuits PMOS sont relativement
similaires

Leur fonctionnement est assez facile à expliquer. Quand la sortie doit être à 1, tous les transistors sont
ouverts. Il n'y a pas de chemin qui relie la sortie à la masse. Par contre, la sortie est connectée à la
tension d'alimentation, ce qui fait qu'elle est mise à 1. On place une résistance entre la tension
d'alimentation et la sortie pour éviter que le courant qui la traverse soit trop fort dans cette situation.
Quand la sortie doit être à 0, il y a au moins un transistor NMOS qui se ferme. Mais si un transistor
NMOS se ferme et connecte l'alimentation à la masse, les choses changent. Les lois compliquées de
l'électricité nous disent alors que la sortie est connectée à la masse, soit au zéro volts. Elle est donc
mise à 0.

26
Conclusion

Construire des portes logiques en combinant d'autres portes logiques

Il est souvent possible de créer une porte logique en combinant plusieurs autres portes
logiques.

Une porte ET combinée à une porte NON aura le même comportement qu'une porte NON-
ET.

Les portes logiques sont formées à partir des familles TTL ou famille CMOS.

Activité1

a- Représenter le schéma logique de la bascule D à porte NAND

b- Réaliser la structure physique de la cellule mémoire D avec la famille TTL.
c- Réaliser la structure physique de la cellule mémoire D avec la famille CMOS

Activité2

Montrez à partir de l’étude électrique que ce circuit à base de transistors représente la

structure physique de la porte NON-OU.

(Transistors 2N2222, R1 = R2 = 10K et R3 = 4K7).

.

27