Chapitre 4-5

Logique séquentielle

1
Logique Séquentielle
PLAN

n I) Introduction
n II) Du combinatoire au séquentiel
n II) Bascules asynchrones (mémoires)
n III) Bascules synchrones
n IV) Les compteurs
n V) Conclusion

2
 I) Introduction
Logique combinatoire : la fonction à t ne dépend que du
vecteur d’entrées à t
Exemple Introductif : tableau de l’amphithéâtre

3
 I) Introduction
2 cahiers des charges
Initialement, le tableau est arrêté et les deux boutons CM et CD sont à 0

CdC1 : 1) Si on appuie sur CM, le tableau monte tant que CM est appuyé
2) Si on appuie sur CD, le tableau descend tant que CD est appuyé
3) Si on appuie sur CM et CD, le tableau s’arrête

CdC2 : 1) et 2) idem
3) Si on appuie sur les 2 BP (CM et CD), le tableau s’arrête, si
ensuite on relâche CM ou CD, il reste arrêté

4
 I) Introduction
Cahier des charges 1 Pb combinatoire
Tableaux de Karnaugh

M HB D HB
00 01 11 10 00 01 11 10
CM CD CM CD
00 0 0 - 0 00 0 0 - 0
01 0 0 - 0 01 1 0 - 1
11 0 0 - 0 11 0 0 - 0
10 1 1 - 0 10 0 0 - 0

M=CM.CD.H D=CM.CD.B

5
 I) Introduction
Cahier des charges 2 Pb séquentiel
Graphe d’états
(1) état initial (repos)
(1)
(2) (2) état « Monte »

(3) état « Descend »

(4) (5)
(4) état « Arrêt 1 »

(5) état « Arrêt 2 »

(3)
(6) (6) état « Arrêt 3 »

6
 I) Introduction
Cahier des charges 2 Pb séquentiel
Graphe d’états
(1)
(1) appui sur CM appui sur CD
(2) (2) (3)

(2)
(5) relâchement CM appui sur CD
(4)
(1) (4)

(3) (3)
relâchement CD appui sur CM
(6)
(1) (4)

7
 I) Introduction
Cahier des charges 2 Pb séquentiel
Graphe d’états
(4)
relâchement CD relâchement CM
(1)
(2) (5) (6)

(5)
(5) relâchement CM appui sur CD
(4)
(1) (4)

(3) (6)
relâchement CD appui sur CM
(6)
(1) (4)

8
 I) Introduction
Cahier des charges 2 Pb séquentiel
Graphe d’états
- Les entrées des états (3) et (6)
(1) identiques et sorties différentes
(2)

- Les entrées des états (2) et (5)

(4) (5) identiques et sorties différentes

Même vecteur d’entrée = 2 états

de sortie différents
(3)
(6)

Non réalisable en combinatoire

9
 I) Introduction
Autres exemples :
• Un appui sur un bouton allume la lumière, un
deuxième appui l’éteint

• Une impulsion démarre les essuie-glaces qui

s’arrêtent en position de repos
Problématique :

• 1) Comment spécifier le fonctionnement ?

• 2) Comment faire la conception de la logique de

commande
10
Logique Séquentielle
PLAN

n I) Introduction
n II) Du combinatoire au séquentiel

11
 II) Du Combinatoire au Séquentiel

La sortie du système dépend des entrées mais aussi de l’histoire

du vecteur d’entrée (sorties précédentes) et de l’état initial.

E
n Sortie
fct. combi.

La sortie est une fonction séquentielle des entrées E.

Les sorties «secondaires» (m) sont appelées variables internes.

12
Logique Séquentielle
PLAN

n I) Introduction
n II) Du combinatoire au séquentiel
II-1) Définitions
II-2) Fonctionnement et instabilité
II-3) Classification des SLS

13
 II-1) Définitions d’un pb séquentiel

• La sortie dépend du vecteur d’entrée et de l’histoire du

vecteur d’entrée (et de l’état initial). En d’autres termes,
le système possède une fonction mémoire

• Un vecteur d’entrée induit plusieurs vecteurs de sortie

• Le système calcule un vecteur de variables secondaires

VS telles que : f(E,VS) est combinatoire. Il s’agit donc
d’un système bouclé

Ces trois définitions sont équivalentes

14
II-2) Fonctionnement et instabilité

Hypothèse : la fonction combinatoire suivante

E x S
0 0 0 E Stable
1 0 1 1
0 S Instable
x
1 1 1 01 Stable
01
0 1 1 T
Stable

Vue utilisateur : E = 0, 1, 0
S = 0, 1, 1
Même entrée
Sortie différente

15
 II-2) Fonctionnement et instabilité

Attention ! Un système séquentiel peut être instable !!

Hypothèse : la fonction combinatoire suivante

E x S
0 0 0 E Stable
1 0 1 0
1 S Instable
x
1 1 0 01
0 Instable
01 Instable
0 1 1 T

Un état stable est caractérisé par S(t)=x(t)

16
 II-3) Classification des SLS

• SLS : Systèmes Logiques Séquentiels

SLS Asynchrone (SLSA) SLS Synchrone (SLSS)

le système évolue librement Le système n’évolue

dès le changement d’une qu’à des moments précis
entrée. sous le contrôle d’un signal
appelé HORLOGE (Clock).

17
Systèmes séquentiels à bascules

18
Systèmes Séquentiels à Bascules

PLAN

n I) Introduction
n II) Bascules asynchrones (mémoires)
n III) Bascules synchrones
n IV) Les compteurs
n V) Conclusion

19
 I) Introduction
Logique séquentielle : La sortie dépend du vecteur
d’entrée et de l’histoire du vecteur d’entrée (et de l’état
initial). En d’autres termes, le système possède une fonction
mémoire

Bascules

« briques » élémentaires pour la conception de

systèmes séquentiels complexes

20
 I) Introduction
C1 Q
schéma fonctionnel
C0 Q
C1 : condition de mise à 1
(H)
C0 : condition de mise à 0

priorité au 0 Q = (C1 + Q).C0

priorité au 1 Q = C1 + C0.Q

21
 I) Introduction
2 types de bascule

Bascules asynchrones Bascules Synchrones

le système évolue librement Le système n’évolue

dès le changement d’une qu’à des moments précis
entrée (mémoires). sous le contrôle d’un signal
appelé HORLOGE (Clock).
22
 I) Introduction
SYNCHRONES
ASYNCHONES
Bascules (Flip-flop)
Mémoires (Latches)
RST/ME et DT/ME
RS
D ou D-edge
RST
T
DT latch ou verrou
Une mémoire ne JK sur front implicitement
peut pas compter JK Data lock out
!!!

23
 Système séquentiel : briques de base
Soit un système de vecteur d’entrée E et de sortie S
Les états du vecteur d’entrée sont décomposés en ensembles Ei

FONCTION MEMOIRE FONCTION COMPTAGE

E s(t) s(t+dt) E s(t) s(t+dt)

E0 x 0 Mise à zéro E0 x 0
E1 x 1 Mise à un E1 x 1
E2 x x Séquentiel E2 x x
Comptage
E3 x not(x) ou instable
Après stabilisation
Si E3 : S = 0, 1, 0, 1, 0
Avant application de E
(oscillations à dt ou T secondes)
Entrée appliquée au temps t
000,001,010,011,100,...

24
 Fonction mémoire : réalisation
E s(t) s(t+dt) On pose s(t+dt) = s*, (on omet le temps)
D’après le théorème d’expansion de Shannon :
E0 x 0
E1 x 1 s* = F ( s, E ) = s.F (1, E ) + s.F (0, E )
E2 x x =s.A( E ) + s.B( E )
Arbitrairement, on choisi le codage suivant :
E
A(E) B(E) s*
S* 0 0 0 Reset
S
1 1 1 Set
1 0 s Mémoire
0 1 not(s) Instable
On a 4 fonctions à réaliser, dans le cas de la mémoire plus que 3, on va
donc éliminer le cas A = 0, B = 1, (Reset, Set, Mémoire, pas d’instable)
25
 Réalisations
On veut éviter A = 0 et B = 1, on va donc imposer :
A = 0 implique B = 0 (1)
ou B = 1 implique A = 1 (2)
ou l’union de ces implications (3)

(1) On pose A = R et B = R.S

(2) On pose B = S et A = S + R

(3) B = R.S et A = S +R

26
 Circuits correspondants (1)

S S
Q*
s
s* Q
R
R
S R Q Q*
0 0 Qp Q*p
On dit que R est prioritaire 1 0 1 0
ou que la mémoire est prioritaire au 0 0 1 0 1
1 1 0 0

27
 Circuits correspondants (2)

S
Q

Q* S R Q Q*
R
0 0 Qp Q*p
On dit que S est prioritaire 1 0 1 0
ou que la mémoire est prioritaire au 1 0 1 0 1
1 1 1 1

28
Circuits correspondants (3)

Circuit dit « sans priorité » : non utilisé

29
 S=R=1 : Combinaison interdite ?
Dans certains ouvrages : « La combinaison R = S = 1 est interdite »
« ... dangereuse »
« ... provoque une sortie indéfinie »

On remarque que :
• Q = not(Q*) sauf quand R = S = 1
• Les trois mémoires sont identiques sauf quand R = S = 1
• La combinaison intéressante est R=S=0 (mémoire)
pour passer de R=S=1 à R=S=0 il faut passer par RS = 01 ou RS = 10
• Si aucune précaution n’est prise (ce que l’on vient de faire)
R = S = 1 provoque l’instabilité (faux dans les circuits du commerce)

R = S = 1 est une combinaison «déconseillée»

30
 Mémoire RST
S
Q

Q*
R
T = 1: Mémoire classique T = 0 : force R=S=0 mémoire «gelée»

Remarque : La
bascule RST est
dite synchrone
(fonctionnement
avec un signal
d’horlage).

31
 Mémoire RST Clear/Preset :
initialisation
Mise à 1 Preset = 0

S 0
1 Q R C Q
T 0 T
S Q
0 P
1 Q*
R

Mise à 0 Clear
•Il ne faut pas CLEAR=PRESET=0
•CLEAR et PRESET sont des
commandes asynchrones
32
 Mémoire D à verrouillage (verrou
ou « latch »)
RST avec R = S
Remarque : circuits
du commerce sans
D Q D S Q entrée asynchrone
T T
Q R Q

Si T = 0 les sorties sont «gelées» D T Q Q*

Si T = 1 recopie de D sur Q 0 0 Qp Q*p
1 0 Qp Q*p
Comme la RST : ne peut pas compter 0 1 0 1
1 1 1 0

33
 Les bascules (flip-flop)
Mémoires : Problème de sensibilité aux parasites (a)
Ne peut pas compter

Solution à (a) : Sensible sur niveau et réduire la durée de ceux-ci

Circuit sensible sur front de T (montant ou descendant)
Structure maitre-esclave

Entrées Sorties
Mémoire Mémoire
T sensible sensible
sur niveau sur niveau

34
 Maitre-esclave : explication
D Qi Q
D-latch D-latch
C T M1 T M2

Sensible au
niveau bas de C
Passage de l’info
entre M1 et M2
C = comportement
sur fronts
M1 gelée active gelée active gelée active
mémoires M2 active gelée active gelée active gelée
Qi fixe =D fixe =D fixe =D
Q = Qi fixe = Qi fixe = Qi fixe
1er flip-flop
à triodes : 1906

35
 Maitre - esclave + front
Maitre-esclave à capture des entrées ou M/S Data Lock Out

D D Q D Q Q

H H Q H Q

Les données sont capturées

sur le front montant de
l’horloge et sont répercutées
sur les sorties au moment
du front descendant

36
 Bascule D-edge (ou bascule D)
(D comme Data ou Donnée)

Q recopie D sur le front de actif

Si D = Q on a un diviseur de fréquence par 2

H
D Q D Q Q

H Q H Q

37
Bascule T-edge (ou bascule T)
(T comme Toggle)

Si T = 0 la sortie est «gelée»

Si T = 1 la sortie est inversée à chaque front actif
(diviseur de fréquence par deux)

T Q N’existe pas en tant que tel

H Q dans les catalogues !!

38
 Bascule JK
(Sous réserve :JK comme Jack / King, sortie Q comme Queen)

RS sur front «améliorée»

H

J K Q Q
J Q
H
Mémorisation 0 0 Qp Qp K Q
Mise à 1 1 0 1 0
Mise à 0 0 1 0 1
Toggle 1 1 Qp Qp Toujours sensible
sur front

39
 Récapitulatif
Mémoires (Latches) Bascules (Flip-flop)

RS ou anti-rebond (voir TP) RST/ME et DT/ME

RST D ou D-edge

DT latch ou verrou T pas fabriquée

JK/ME
JK sur front implicitement
JK Data lock out
Une mémoire ne
peut pas compter
!!!

40
 II) Bascules asynchrones (RS)

Il existe différents types de bascules asynchrones (mémoires,

« latches »)
• mémoire RS

table de vérité
S Q S R Qn+1
0 0 Qn mémoire
R Q 1 0 1 set
0 1 0 reset
1 1 - «indéterminée»

41
II) Bascules asynchrones (RS)
table de vérité

S Q S R Qn+1
0 0 Qn
1 0 1
R Q
0 1 0
1 1 -

Qn Qn+1 R S
0 0 - 0
0 1 0 1
1 0 1 0
1 1 0 -
42
Systèmes Séquentiels à Bascules

PLAN

n I) Introduction
n II) Bascules asynchrones (RS)
n III) Bascules synchrones (JK)
n IV) Les compteurs
n V) Conclusion

43
 III) Bascules synchrones
Il existe différents types de bascules synchrones (« flip-flop »)
• bascule JK
table de vérité
J Q
J K Qn+1
(H)
0 0 Qn mémoire
K Q
1 0 1 set
0 1 0 reset
1 1 Qn complément

on considère uniquement : Master-Slave sur front

Acquisition des entrées sur le H et affectation des sorties au H

Maitre-esclave à capture des entrées ou M/S Data Lock Out

44
 III) Bascules synchrones
table de vérité
J Q
J K Qn+1
(H)
0 0 Qn
K Q
1 0 1
M/S Data Lock Out 0 1 0
1 1 Qn

Qn Qn+1 J K
0 0 0 -
0 1 1 -
1 0 - 1
1 1 - 0
45
 III) Bascules synchrones
Remarque : soit le schéma suivant Qn Qn+1 J K
0 0 0 -
0 1 1 -
1 1 0 - 1
J Q
1 1 - 0
(H)
K Q
1

H
diviseur de fréquence par 2
Q

Q = FH/2 46
Systèmes Séquentiels à Bascules

PLAN

n I) Introduction
n II) Bascules asynchrones (RS)
n III) Bascules synchrones (JK)
n IV) Les compteurs
n V) Conclusion

47
 IV) Les compteurs

2 types de compteur

Compteurs asynchrones Compteurs synchrones

Horloges différentes pour Même horloge pour toutes

chaque bascule JK les bascules JK

48
Systèmes Séquentiels à Bascules

PLAN

n I) Introduction
n II) Bascules asynchrones (RS)
n III) Bascules synchrones (JK)
n IV) Les compteurs
n IV-1) Les compteurs synchrones
n IV-2) Les compteurs asynchrones
n V) Conclusion

49
Systèmes Séquentiels à Bascules

PLAN

n I) Introduction
n II) Bascules asynchrones (RS)
n III) Bascules synchrones (JK)
n IV) Les compteurs
n IV-1) Les compteurs synchrones
n IV-2) Les compteurs asynchrones
n V) Conclusion

50
 IV-1) Compteurs synchrones

Le plus facile Utilisation de bascules JK

• (a) Cahier des charges

• (b) Détermination du nombre de bascules JK
• (c) Matrices et équations des Ji et Ki
• (d) Schéma de réalisation

En synchrone on ne s’occupe pas de l’Horloge

Qn Qn+1 J K
0 0 0 -
Bascule JK M/S Data Lock Out 0 1 1 -
1 0 - 1
1 1 - 0
51
 IV-1) Compteurs synchrones
principe

J Q J Q

(H) (H)
K Q K Q

52
 IV-1) Compteurs synchrones
Exemple complet
(a) Cahier des charges : compteur synchrone

On désire réaliser un dispositif réalisant la séquence

suivante : 0, 1, 2, 3, 4, 5, 0, 1, 2, 3, …

(b) Détermination du nombre de bascules JK

Séquence de 6 (0, 1, 2, 3, 4, 5)

3 bits, 3 bascules JK

53
 IV-1) Compteurs synchrones
(c) Matrices et équations des Ji et Ki

Q2 Q1 Q0
B2 B1 B0 J2 K2 J1 K1 J0 K0

0 0 0 0 - 0 - 1 - Qn Qn+1 J K
0 0 1 0 - 1 - - 1 0 0 0 -
0 1 0 0 - - 0 1 - 0 1 1 -
0 1 1 1 - - 1 - 1 1 0 - 1
1 0 0 - 0 0 - 1 -
1 1 - 0
1 0 1 - 1 0 - - 1

54
 IV-1) Compteurs synchrones
(c) Matrices et équations des Ji et Ki
Q2 Q1 Q0 Q0
0 1
Q2Q1
B2 B1 B0 J2 K2 J1 K1 J0 K0 00 0 0
01 0 1
0 0 0 0 - 0 - 1 -
J2 11 - -
0 0 1 0 - 1 - - 1
10 - -
0 1 0 0 - - 0 1 -

0 1 1 1 - - 1 - 1
Q0
0 1
1 0 0 - 0 0 - 1 - Q2Q1
00 - -
1 0 1 - 1 0 - - 1
01 - -
K2 11 - -

J2= Q0.Q1 K2= Q0 10 0 1

55
 IV-1) Compteurs synchrones
(c) Matrices et équations des Ji et Ki
Q2 Q1 Q0 Q0
0 1
Q2Q1
B2 B1 B0 J2 K2 J1 K1 J0 K0 00 0 1
01 - -
0 0 0 0 - 0 - 1 -
J1 11 - -
0 0 1 0 - 1 - - 1
10 0 0
0 1 0 0 - - 0 1 -

0 1 1 1 - - 1 - 1
Q0
0 1
1 0 0 - 0 0 - 1 - Q2Q1
00 - -
1 0 1 - 1 0 - - 1
01 0 1
K1 11 - -

J1= Q0.Q2 K1= Q0 10 - -

56
 IV-1) Compteurs synchrones
(c) Matrices et équations des Ji et Ki
Q2 Q1 Q0 Q0
0 1
Q2Q1
B2 B1 B0 J2 K2 J1 K1 J0 K0 00 1 -
01 1 -
0 0 0 0 - 0 - 1 -
J0 11 - -
0 0 1 0 - 1 - - 1
10 1 -
0 1 0 0 - - 0 1 -

0 1 1 1 - - 1 - 1
Q0
0 1
1 0 0 - 0 0 - 1 - Q2Q1
00 - 1
1 0 1 - 1 0 - - 1
01 1 -
K0 11 - -

J0= 1 K0= 1 10 - 1

57
 IV-1) Compteurs synchrones

(c) Matrices et J0= 1 J1= Q0.Q2 J2= Q0.Q1

équations des Ji et Ki K0= 1 K1= Q0 K2= Q0

(d) Schéma de réalisation

58
Systèmes Séquentiels à Bascules

PLAN

n I) Introduction
n II) Bascules asynchrones (RS)
n III) Bascules synchrones (JK)
n IV) Les compteurs
n IV-1) Les compteurs synchrones
n IV-2) Les compteurs asynchrones
n V) Conclusion

59
 IV-2) Compteurs asynchrones

plus difficile Utilisation de bascules JK

• (a) Cahier des charges

• (b) Détermination du nombre de bascules JK
• (c) Chronogramme, recherche des « horloges »
• (d) Matrices et équations des Ji et Ki
• (e) Schéma de réalisation
En asynchrone , on recherche les signaux « Horloge »

Qn Qn+1 J K
0 0 0 -
Bascule JK M/S Data Lock Out 0 1 1 -
1 0 - 1
1 1 - 0
60
 IV-2) Compteurs asynchrones
principe

J Q J Q

(H)
K Q K Q

61
 IV-2) Compteurs asynchrones
Exemple complet
(a) Cahier des charges : compteur asynchrone

On désire réaliser un dispositif réalisant la séquence

suivante : 0, 1, 2, 3, 4, 5, 0, 1, 2, 3, …

(b) Détermination du nombre de bascules JK

Séquence de 6 (0, 1, 2, 3, 4, 5)

3 bits, 3 bascules JK

62
 IV-2) Compteurs asynchrones
(c) Chronogrammes, recherche des horloges

0 1 2 3 4 5
H
Q2
Q1
Q0

Bascule JK M/S Data Lock Out

Acquisition des entrées sur le X et affectation des sorties au X

Choix pour l’horloge : signal de fréquence la plus petite

63
 IV-2) Compteurs asynchrones
(c) Chronogrammes, recherche des horloges

0 1 2 3 4 5
H
Q2
Q1
Q0

H horloge de Q0 H
H, Q0 horloge de Q1 Q0
fréquence la plus petite
H, Q1 horloge de Q2 Q1

64
 IV-2) Compteurs asynchrones
(c) Chronogrammes, recherche des horloges
0 1 2 3 4 5 Qn Qn+1 J K
H
0 0 0 -
Q2
0 1 1 -
Q1
Q0
1 0 - 1
1 1 - 0

H horloge de Q0 H J0, K0 fonction de Q0, Q1, Q2

H, Q0 horloge de Q1 Q0 J1, K1 fonction de Q1, Q2
H, Q1 horloge de Q2 Q1 J2, K2 fonction de Q1, Q2

65
 IV-2) Compteurs asynchrones
(d) Matrices et équations des Ji et Ki
H horloge de Q0 J0, K0 fonction de Q0, Q1, Q2
0 1 2 3 4 5
H Qn Qn+1 J K
Q2
Q1
0 0 0 -
Q0 0 1 1 -
Q2 Q1 Q0 1 0 - 1
1 1 - 0
B2 B1 B0 J0 K0

0 0 0 1 -
J0= 1 K0= 1
J0
0 0 1 - 1 Q0 K0 Q0
0 1 0 1
Q2Q1 Q2Q1
0 1 0 1 - 00 1 - 00 - 1
0 1 1 - 1 01 1 - 01 1 -
1 0 0 1 - 11 - - 11 - -
1 0 1 - 1 10 1 - 10 - 1 66
 IV-2) Compteurs asynchrones
(d) Matrices et équations des Ji et Ki
Q0 horloge de Q1 J1, K1 fonction de Q1, Q2
0 1 2 3 4 5
H Qn Qn+1 J K
Q2
Q1
0 0 0 -
Q0 0 1 1 -
1 0 - 1
1 1 - 0
Q2 Q1
B2 B1 J1 K1 J1= Q2 K1= 1
J1
0 0 1 - Q1 K1 Q1
0 1 0 1
Q2 Q2
0 1 - 1 0 1 - 0 - 1
1 0 0 - 1 0 - 1 - -

67
 IV-2) Compteurs asynchrones
(d) Matrices et équations des Ji et Ki
Q1 horloge de Q2 J2, K2 fonction de Q1, Q2
0 1 2 3 4 5
H Qn Qn+1 J K
Q2
Q1
0 0 0 -
Q0 0 1 1 -
1 0 - 1
1 1 - 0
Q2 Q1
B2 B1 J2 K2 J2= Q1 K2= 1
J2
0 0 0 - Q1 K2 Q1
0 1 0 1
Q2 Q2
0 1 1 - 0 0 1 0 - -
1 0 - 1 1 - - 1 1 -

68
 IV-2) Compteurs asynchrones

(d) Matrices et J0= 1 J1= Q2 J2= Q1

équations des Ji et Ki K0= 1 K1= 1 K2= 1

(e) Schéma de réalisation

69
 Composants séquentiels : base
Mémoires, Bascules (voir le cours précédent)
RS, DT / D-edge, JK

Registre : ensemble de D-edge avec la même horloge

D D D D
Q Q Q Q

70
 Registre à décalage
Registre + connexions + combinatoire de gestion

H
Entrée Sortie
Série D Q D Q D Q D Q Série

E Q0 Q1 Q2 Q3
a x x x x
b a x x x
c b a x x
d c b a x
t e d c b a

71
 Types de registres
Chargement Déplacement des données
E Série Parallèle Décalage G/D
S Rotation G/D
Série

Parallèle

72
 Applications

n Retard numérique (série/série)

n RD 8 bits (FH = 1 MHz) è retard de 8 µs
n Convertisseur de données série/parallèle
n Interfaces USB, SATA (disque dur), I2C (télévision), CAN
(automobile), …

n Simulation physique des files d’attente :

chaînes de production
n Etc.
73
 Registre universel
E0-En-1

ESG ESD
General Shift
H Register

S0S1 S0-Sn-1 S0 Sortie série gauche

S0S1 Sn-1 Sortie série droite
0 0 Stop
0 1 Shift right
Attention piège:
1 0 Shift left
ESG(Français) = RSI(anglais)
1 1 Load

74
 Registre universel : architecture
Ei

I0 I0 I0
I1 I1 I1
I3 I3 I3
I2 D Q I2 D Q I2 D Q
Qi-1 Qi Qi+1

S1S0

75