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CONCEPTION D’UN AMPLIFICATEUR DE GAIN EN TENSION ELEVE

On donne en figure 1 le schéma d’un amplificateur émetteur commun, alimenté par une tension VCC
inconnue. Le transistor NPN T1 possède, grâce à une valeur convenable de la résistance de
polarisation RB, un point de repos centré sur sa droite de charge. La température est fixée à 25°C.
+ VCC

RB RC

Rg C L1
T1
+ vs1
eg ve
-

Figure 1

1 . Dessiner le schéma équivalent du montage aux petites variations et aux fréquences

moyennes où l’impédance du condensateur CL1 est assez faible pour être négligée.
On rappelle que le point de repos est centré sur la droite de charge. En déduire, en
négligeant la résistance rce du transistor, l’expression du gain en tension Av = vs 1/ve en
fonction de la tension d’alimentation VCC et UT.

2. On cherche à obtenir un fort gain en tension. Calculer, d’après la première question, la

valeur de la tension d’alimentation VCC nécessaire pour obtenir une amplification en tension
Av de – 4000.

La tension d’alimentation est excessive. Aussi, pour utiliser la tension d’alimentation habituelle,
VCC = 15 V, on va remplacer la résistance RC par une “charge active”, constituée par un transistor
JFET canal N et sa résistance de polarisation R2 comme indiqué en figure 2 (dans la partie
encadrée).

+ VCC = +15 V
D ID

G
T2
S

RB R2

7,4 V

Rg C L1 IC1
B1
T1
+ vs1
eg ve
-

Figure 2

1
© Ph. Roux 2004
 2

Les paramètres des deux transistors utilisés sont indiqués dans le tableau suivant :

Transistor bipolaire T1 β = 250 VBE = 0,6 V Tension de Early : VA = - 100 V

Transistor JFET T2 IDSS = 8 mA VP = -3 V λ = 10-3 V-1

On rappelle que dans sa zone de “plateau” c’est-à-dire pour des valeurs de VDS telles que :
VDS ≥ VGS - VP, le JFET canal N est décrit par la relation :

VG S 2
I D = I DSS (1 − ) (1 + λ.VDS ) (1)
VP

On choisit pour le transistor bipolaire T1, un courant de repos de collecteur IC repos de 2mA , sous
une tension VCE repos de 7,4 V.

3. Déterminer la valeur de la résistance de polarisation RB du transistor T1.

4. Déterminer la valeur du courant de drain ID repos de T2 en justifiant votre réponse.

λ VDS) est petit devant 1, déterminer :

5. En supposant a priori que le terme (λ

a. La valeur de la tension VGS repos du JFET T2.

b. La valeur qu’il faut alors donner à la résistance de polarisation R2.

c. La valeur de la tension VDS repos du JFET.

d. Vérifier d’une part, que l’approximation précédente est légitime et d’autre part que
T2 fonctionne bien dans sa zone de plateau.

6. Déterminer l’expression de la transconductance gm2 du transistor T2 ainsi que sa résistance

interne rds. Faire l’application numérique.

On se propose maintenant de déterminer le gain en tension A = vs1 / ve du montage.

Dans un premier temps, il convient de connaître aux petites variations et aux fréquences moyennes,
la résistance équivalente Ri du dipôle constitué par le transistor T2 et sa résistance R2.

7 . Dessiner dans le cadre ci-dessous, le schéma équivalent aux petites variations et aux
fréquences moyennes du dipôle constitué exclusivement par le transistor JFET T2 et sa
résistance R2. Sachant que ce dipôle est excité par un générateur de tension sinusoïdale u qui
débite un courant i, la résistance équivalente Ri du dipôle est égale à l’expression : (u / i ).

D i

+
u
-

C1
 3

8. Calculer l’expression de la résistance Ri du dipôle en fonction de R2, gm2 et la résistance

interne rds. Faire l’application numérique.

9. En déduire le schéma du montage complet où on tiendra compte de la résistance interne rce1

du transistor T1.

10. Calculer l’expression du gain en tension A = vs1 / ve et faire l’application numérique.

Ce montage dont le gain en tension est important présente l’inconvénient de posséder une
résistance de sortie elle aussi élevée ( à peu près rce1 de T1). Si on connecte entre C1 et la masse par
l’intermédiaire d’un condensateur de liaison, une résistance de charge Ru, le gain va chuter.
Aussi on va associer à ce montage, en liaison directe, c’est à dire sans condensateur de liaison, un
montage à transistor bipolaire T3 (identique à T1 ) comme indiqué en figure 3.

+ V CC = +15 V
D ID

G
T2
S
7,4 V
RB R2
T3 C L2

Rg C L1 IC1
B1
T1
+ vs1 R3 vs Ru
eg ve
-

Figure 3

11. On décide de fixer à 1mA, le courant de repos IC3 de T3.

a. Le courant de base IB3 de T3 est prélevé sur le courant de collecteur IC1 de T1. L’étage
associé à T1 est-il perturbé par la fourniture du courant IB3 ?

b. Pour assurer au transistor T1 une tension de repos VCE1 de 7,4 V, quelle valeur doit-
on donner à la résistance R3 ?

12. Dessiner le schéma équivalent, du deuxième étage T3 exclusivement, aux petites variations
et aux fréquences moyennes où l’impédance des condensateurs de liaisons est assez faible
pour être négligée.

13. Déterminer l’expression de la résistance d’entrée Re2 du deuxième étage. Faire l’A.N.

14. Déterminer la valeur minimale de la résistance d’utilisation Ru qui entraînerait une variation
de 10% du gain du premier étage. Faire le schéma d’analyse.
 4
15. Déterminer l’expression de la résistance de sortie Rs du montage complet. Donner le schéma
d’analyse. Faire l’A.N.

16. On donne : Rg = 50 Ω , Ru = 10 K Ω, CL1 = 1 µF et CL2 = 3 µF.

On se propose de déterminer les fréquences de coupures basses (à - 3dB) associées à
l’entrée et à la sortie du montage complet.

a) Dessiner le schéma qui permet cette analyse.

b) Déterminer l’expression des fréquences de coupures basses (à - 3dB) fc1 et fc2

associées à l’entrée et à la sortie du montage complet

c) Quelle est alors la fréquence de coupure basse à –3dB du montage complet ?

 CORRIGE

Q1 : Schéma aux petites variations :

Rg

Rg
+
eg RB rbe vs1 RC
- ve = vbe
gm.vbe

v s1 IC repos
Av = = −gm .RC avec : gm = UT = 25 mV à 25°C
ve UT
VCC v V
Le point de repos étant centré : IC repos = , on en déduit : Av = s1 = − CC = −20.VCC
2.RC ve 2.UT

Q2 : VCC = 200 V

Q3 : RB = 1,8 MΩ

Q4 : Sachant que le courant de grille du JFET est supposé nul : ID repos = IC1 = 2 mA.

Q5a : VGS repos = -1,5 V

Q5b : VGS = - R2.ID R2 = 750 Ω

Q5c : VDS repos = 6,1 V

Q5d : λ.VDS = 6.10-3 <<1 et VDS repos = 6,1 V > VDS sat = VGS – VP = 1,5 V

2 1
Q6 : Transconductance gm2 du transistor T2 : gm 2 = − ID .IDSS = 2.67 mS rds = = 500 kΩ
VP λ.ID
Q7 :

D i
+
rds gm2.vgs u
-
R2
G
S vgs

Q8 : Ri = R2 + rds (1 + gm 2 .R2 ) = 1.5 MΩ

Q9 :
Rg

Rg
+
eg RB rbe vs1 Ri
- ve = vbe Rce1
gm.vbe

Q10 : Av 1 = − gm .Req Re q = rce 1 // Ri Av1 = -4296

Q11 a : IC1 = 2 mA IB3 = 4 µA est négligeable.

Q11b : R3 = 6,8 kΩ

Q12 :

ib3
rbe3
vs1 rce3 R3 Ru vs
β.ib3

Q13 : Re 2 = rbe 3 + (β + 1) Req Req = rce 3 // R3 // Ru

Q14 : La résistance d’entrée Re2 du deuxième étage vient en parallèle sur la sortie du premier
 Rg

Rg
+
eg RB rbe vs1 Ri Re2
- ve = vbe R ce1
gm.vbe

Av1 = −gm ( rce1 // Ri // Re 2 )

Valeur minimale de la résistance d’utilisation Ru qui entraînerait une variation de 10% du gain du
premier étage : Ru = 4,76 kΩ.

Q15 : Expression de la résistance de sortie Rs du montage complet. Schéma en utilisant la méthode

de l’ohmmètre.
ib3
rbe3 i
+
Rs1 rce3 R3 u
β.ib3
-

Rs1 représente la résistance de sortie du premier étage soit : rce1//Ri

Rs1 + rbe 3
Rs = rce 3 // R3 //
β +1
Rs = 240 Ω

Q16 :
Les fréquences de coupure à –3 dB sont associées aux constantes de temps des cellules d’entrée et
de sortie.
1 1
f ce = = 50 Hz f cs = = 5.2 Hz
2π .( Rg + Re1 )CL1 2π .( RS + Ru )CL 2
Fréquence de coupure basse : 50 Hz.