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Université de Tunis *****************

Institut Supérieure de l’Education et de la formation Continue

Supérieure de l’Education et de la formation Continue Abderrahmen Zâafouri Maître-Assistant à l’ESSTT Année
Supérieure de l’Education et de la formation Continue Abderrahmen Zâafouri Maître-Assistant à l’ESSTT Année

Abderrahmen Zâafouri

Maître-Assistant à l’ESSTT

Année Universitaire 2006/2007

Avant propos

Ce support de cours est destiné à être utilisé comme manuel pour un premier cours d’automatisme et informatique industrielle ou d’automatique industrielle. Il peut être utilisé par les étudiants, de la 1 ère MST Génie Electrique, de la 2 ème MST Génie Mécanique, de la 2 ème MST Productique de l’Ecole Supérieure des Sciences et Techniques de Tunis. Il peut aussi être utilisé par les étudiants de 2 ème cycle de la discipline Génie Electrique et Génie Mécanique de l’Institut Supérieur de l’Education et de la Formation continue.

Ce support de cours me paraît un pas car il contient à la fois un cours clair et synthétique, des exercices qui favorisent l’application directe du cours, et l’assimilation de l’étude des systèmes combinatoires et séquentiels. Des sujets d’examens permettent aux étudiants de s’entraîner et de tester leur niveau de connaissance.

Dans le premier chapitre, on s’intéresse aux systèmes logiques combinatoires à savoir la simplification des fonctions logiques, l’étude des circuits intégrés spéciaux (Décodeur & Multiplexeur) et la réalisation des fonctions logiques à partir de ces circuits. L’étude des principaux éléments de base utilisés dans les systèmes séquentiels synchrones et asynchrones, la synthèse et la mise en œuvre des compteurs et des registres feront l’objet du second chapitre. Le troisième chapitre est dédié au grafcet, Il s’agit de montrer que le Grafcet est un outil graphique de définition pour l'automatisme séquentiel, en tout ou rien. Mais il est également utilisé dans beaucoup de cas combinatoires ; Montrer que le grafcet est un langage clair, strict sans ambiguïté, permettant par exemple au réalisateur de montrer au donneur d'ordre comment il a compris le cahier des charges. C’est un langage universel, indépendant (dans un premier temps) de la réalisation pratique (peut se "câbler" par séquenceurs, être programmé sur automate voire sur ordinateur). Enfin, on terminera par donner la structure interne des Automates Programmables Industriels ainsi que quelques généralités et définitions. L’objectif essentiel de ce chapitre est de savoir matérialiser et simuler la partie de commande d’un automatisme par un automate programmable industriel en utilisant le grafcet comme outil de synthèse ; et d’appliquer la structure booléenne « Ladder Diagram » de programmation des automates programmables ;

L’auteur remercie par avance tous les lecteurs qui lui fait part de leurs critiques et de leurs remarques constructives.

2

Abderrahmen ZAAFOURI

Table des matières

CHAPITRE I : ETUDE DES SYSTEMES COMBINATOIRES

I. Minimisation des fonctions logiques………………………………………… ………… ………7 I.1. Méthode algébrique de simplification…………………………………….…… ……….7 I.2. Méthode graphique de Karnaugh…………………………………………….………… 7

II. Fonctions combinatoires usuelles et principaux types de circuits MSI.………………….……….9

II.1. Comparaison entre information…………….………………………………

II.1.1. Principe…………………………………………………………… ……… 10 II.1.2. Extension pour n éléments binaires………………………………….……….10 II.1.3. Exemple de circuits MSI : 7485………………………………… ………….11 II.2. Décodage binaire…………………………………………………………… ……… 11 II.2.1. Principe…………… ………………………………………… …………….11 II.2.2. Exemple de circuits MSI : 74138……………………………….……………12 II.3. Décodage BCD 7 segments…………………………………………… …………… 12 II.3.1. Principe………………………………………………………… ………… 12 II.3.2. Exemple de circuits MSI……………………………………… …………….13 II.4. Multiplexage de données……………………………………………… …………… 13 II.4.1. Principe…………………………………………………… ……………… 13 II.4.2. Exemple de circuits MSI 74151……………………………………….…… 14

9

………

III. Approche de synthèse d’un système combinatoire…………………………………………… 15

TRAVAUX DIRIGES N°1…………………………………………….………………… …16

CHAPITRE II : SYNTHESE ET MISE EN OEUVRE DES SYSTEMES SEQUENTIELS

I. Synthèse des systèmes séquentiels : méthode d’HUFFMAN………………………………….…19 I.1. Etude d’un exemple………………………… ………………………….…….……… 19 I.2. Organigramme de la méthode d’HUFFMAN………………………… ………………20

II. Synthèse et mise en œuvre des bistables……………………………………………………… 20 II.1. Définition………………………………………………………………… ………….20 II.2. Bistables asynchrones………………… ……………………………….…………… 21 II.2.1. Bistable asynchrone à marche prioritaire……………………….……………21

II.2.2. Bistable asynchrone à arrêt prioritaire…………………………….…………21 II.2.3. Bistable asynchrone dont la priorité est à l’état intérieur………………….…22 II.2.4. Bistable asynchrone dont la priorité est au changement d’état…………… 22 II.3. Bistables synchrones……………………… ………………………………….………23 II.3.1. Bascule RS………………………………………………………….……… 23

24

II.3.3. Bistables dérivées……………………………………………….……………25 II.3.4. Récapitulation…………………………………………………… ………….26

III. Synthèse et mise en œuvre des compteurs……….…………………………………… …… 27 III.1. Introduction………………………………………………………………… ……….27 III.2. Modélisation…………………………………………………………… ………… 27

II.3.2. Bascule JK…………………………………………………….……………

3

III.3. Compteurs asynchrones…… …………………………………………….………… 27

III.3.1. Exemple : compteur modulo 8……………………………….……………

28

III.3.2. Compteur modulo 6………………………………………….……………

30

III.4. Compteurs synchrones………………………………………………

………………30

III.4.1. Mode de fonctionnement unique…………………………….……………

30

III.4.2. Mode de fonctionnement multiple………………………….……………….32 III.5. Compteur programmable……………….…………………………… ………………33

35

IV.1. Définition………………………………………………………………………

IV.2. Registre élémentaire…………………… …………………………………….……

……35

IV. Synthèse et mise œuvre des registres…………………………………………………………

35

IV.3. Structure d’un registre à écriture et lecture parallèle (P.I.P.O.)……………….… ….35

………36

IV.5. Registre à écriture parallèle et lecture série (P.I.S.O.)…….……………….…………37

IV.4. Registre à écriture et lecture série : Décalage (S.I.S.O.)……………………

IV.6. Structure d’un registre à écriture série et lecture parallèle (S.I.P.O.)………………

37

IV.7. Registre universel………….……………………………………………… ………

37

TRAVAUX DIRIGES N°2………………………………………….……………………… 39

CHAPITRE III : ETUDE DES SYSTEMES SESUENTIELS PAR GRAFCET

I. Motivation………….…………………………… …………………… ……………………….44

II. Le Grafcet…………………………………………… ……………………………………… 44

II.

1. Définition du grafcet………………………………………… …………………… 44

II.

2. Les éléments du grafcet………………………………………

……………………

45

II. 2.1. Etapes ……………………………………… …… …………………… 45 II. 2.2. Actions associées à l'étape …………………………………… ………… 46

II. 2.3. Transition…………… …………….……… …… …………………… 46 II. 2.4. Réceptivité ……………………………………… ……………………… 47 II. 2.5. Liaisons orientées ……………………………………… ……………… 47

III. Différents points de vue d'un Grafcet…………………… ……………….………………… 48 III.1. Grafcet d'un point de vue du système…………………………….………………… 48

III.2. Grafcet d'un point de vue de la partie opérative…………………….………………

48

III.3. Grafcet d'un point de vue de la partie commande………

…………………………

48

IV. Règles d’évolution du Grafect…………………………………………….… ………………

48

V. Configurations courantes………………………………………………………….…………… 51

VI. Natures des actions……………………………………………………………………… …….53

VI.1. Les actions continues…………….…………….……………………………… …….53 VI.2. Les actions conditionnelles…………….……………………………………… …….53 VI.3. Les actions temporisées…………….…………….…………………………… …….53 VI.4. Les actions limitées dans le temps (Limited)…………….…………………… …….54 VII. Exemple de Grafcet…………………………………………………………………………….55

VIII. La mise en équations d’un grafcet………………….…………………………….………… 56 VIII.1. L’équation générale………………………………………………… ……………56 VIII.1.1. Condition de mise en service………………………… ………………….57 VIII.1.2. Condition mémoire……………………………………………….….……57 VIII.1.3. Condition de mise hors service……………………………….….……… 57

IX. Matérialisation d’un grafcet par un séquenceur : modules d’étapes… 58

…………… 58

59

IX.1. Principe des modules d’étapes…………………………………… …

IX.2. Schéma interne du module d’étape……………… …………………………

……

4

IX.3. Exemple : cycle va et vient………………………… ……………………… ………59

X. Matérialisation d’un grafcet par un séquenceur : bistables RS………………………… …… 60 X.1. Etude de l’exemple du cycle va et vient…………………………………… ……… 60

XI. Exercice… ………………………………………………………………… ……………… 61

TRAVAUX DIRIGES N°3……………………………….………………………………… 62

CHAPITRE IV : LES AUTOMATES PROGRAMMABLES INDUSTRIELS

66

II. Définition d’un automate programmable………………………………………….…………… 67

III. Principales parties d’un automate programmable industriel……………………

68

I. Historique……………………………………………………………………….………………

……………67

IV. Fonctionnement d’un automate programmable………………………………………….……

V. Les langages de programmation…………………………………………………………………68

V.1. Le langage à contacts (Ladder Diagram)………………………………………

V.2. Le langage à instructions (Instructions List)………….…………………… …………69 V.3. Etapes de mise en œuvre d’un automatisme sur automate programmable industriel….69

…….68

SUJETS D’EXAMENS

* SUJET N°1………………………………………………………… ………………… 72

* SUJET N°2…………………………………………………… …………….………… 75

* SUJET N°3…………………………………………………………………… …….… 78

* SUJET N°4………………………………………………………………… ……….… 80

BIBLIOGRAPHIE …………………………………………………………………………………83

ANNEXES……………………………………………………………………

5

… ………………85

CHAPITRE I

ETUDE DES SYSTEMES COMBINATOIRES

6

I. Minimisation des fonctions logiques Minimiser une fonction revient à diminuer le nombre de terme qui intervient dans sa définition et ainsi on réduit le nombre de circuits nécessaires à sa réalisation.

I.1. Méthode algébrique de simplification On utilise les règles et les postulats de l’algèbre de boole.

a + 0 = a a . 1 = a a + a =1 a
a +
0 =
a
a . 1 =
a
a + a =1
a . a = 0
a + bc = (a + b)(a + c)
C
0
1
AB
00
1
0
01
0
0
11
0
0
10
1
0

a . a = a a + a = a

0 . a . b …. = 0

1 + a + b + … = 1

I.2. Méthode graphique de Karnaugh C’est une méthode systématique et pratique lorsque le nombre de

variables est inférieur à 5. Une fois que les valeurs de la fonction logique sont introduites dans le tableau, on cherche à simplifier la fonction en regroupant les « 1 » ou les « 0 » qui se trouvent dans des carrés adjacents dans les boucles les plus larges.

etc.

On peut faire des groupements de 2 n carrés adjacents avec n = 0, 1, 2, 3

Une variable est éliminée de l’expression logique si elle se présente dans la boucle sous forma directe et inversée (en effet la variable + le complément de la variable = 1).

Les variables qui sont les mêmes pour tous les carrés de la boucle doivent figurer dans l’expression finale.

Remarque : La dernière ligne est adjacente à la première et la dernière colonne est adjacente à la première.

Exemples :

X (,,)ABC

= BC.

7

CD 00 01 11 10 AB 00 0 0 1 1 01 0 0 0
CD
00
01
11
10
AB
00
0
0
1
1
01
0
0
0
0
11
0
0
0
0
10
1
0
0
1
− −
−−
X (,,,ABC D)
=
ABC
+
AB D

CDE

000

001

011

010

110

111

101

100

AB

00

1

0

0

1

1

0

0

1

01

0

1

1

0

0

1

1

0

11

0

1

1

0

0

1

1

0

10

0

1

0

0

0

0

1

0

 

−−−

X (,,AB CDE,

,

) = BE.

+ ADE

+

ABE

Pour trouver l’expression en Nand (ON) d’une fonction logique on écrit son développement en somme de produits (dans le tableau de Karnaugh on fait des groupement de « 1 ») et l’on remplace les signes opératoires OU et ET par le signe opératoire Nand. Pour trouver l’expression en NOR (NI) d’une fonction logique on fait son développement en produit de sommes (dans le tableau de Karnaugh on fait des groupements de « 0 ») et l’on remplace les signes opératoires OU et ET par le signe opératoire NOR.

Exemple : Soit F(,,,)ABCD = {0,,1 2,,,5 8 9, 10}

 

CD

00

01

11

10

AB

00

1

1

0

1

01

0

1

0

0

11

0

0

0

0

10

1

1

0

1

F(,,,ABC D)

−− −− −−

BD.

BC.

=++

ACD.

.

8

= ⎜ ⎜ ⎝

−− ⎞⎛ −−

BC/

⎟⎜ ⎟⎜ ⎠⎝ /

B/ D

⎞⎛

⎟⎜

⎠⎝

⎟⎜

/

−−

AC/

/ D

⎟ ⎟ ⎠

De même : −− − F (,, A B C , D ) = CD
De même :
−−
F
(,,
A B C
,
D
)
=
CD
.
++ AB .
B D
.
F
(,,
A B C
,
D
)
=
CD
.
++ AB .
B D
.
−−
−−
⎜ ⎜ ⎝
⎞⎛
⎞⎛
=↓↓↓↓↓
CD
⎟⎜
AB
⎟⎜
BD
⎟⎜
⎟⎜
⎠⎝
⎠⎝
⎟ ⎟ ⎠
Il y a des applications où certaines combinaisons des variables d’entrée ne se
produisent jamais. Le code BCD par exemple possède 6 combinaisons qui ne sont pas
utilisées. Un circuit digital utilisant ce code fonctionne avec l’hypothèse que ces
combinaisons ne se produisent jamais à condition bien sûr que le système fonctionne
correctement. Comme conséquence de ceci la fonction de sortie est indifférente pour
ces combinaisons de variables.
Par convention le symbole de l’indifférent est : X. Ces indifférents seront
utilisés pour simplifier davantage la fonction logique comme le montre l’exemple
suivant :
C
0
1
A
B
C
Z
AB
0
0
0
0
00
0 0
0
0
1
0
01
0
X
0
1
0
0
11
1
1
0
1
1
X
10
X
1
1
0
0
X
1
0
1
1
Z =
A
1
1
0
1
1
1
1
1
indifférents
II. Fonctions combinatoires usuelles et principaux types de circuits MSI
Les fonctions combinatoires fondamentales sont des problèmes combinatoires
complexes communs à nombreux utilisateurs, réalisables dans des circuits intégrés.
Ei
Ei
1
Sorties
Système combinatoire
S i =f j (Ei)
II.1. Comparaison entre information
Il s’agit d’un circuit logique combinatoire qui compare deux grandeurs
binaires et produit des sorties désignant l’égalité de ces grandeurs ou lequel est le
plus grand ou le plus petit.
9
Les comparateurs de grandeurs sont employés assez intensivement dans les circuits de décodage des adresses
Les comparateurs de grandeurs sont employés assez intensivement dans les
circuits de décodage des adresses des ordinateurs. Ce sont eux qui permettent de
sélectionner le périphérique ou de localiser la zone mémoire contenant les données
que l’on veut trouver. Ces éléments comparent le code d’adresse envoyé par le
processeur central à un code d’adresse matériel ; si les deux coïncident, la sortie S A=B
du comparateur active le dispositif ayant l’adresse correspondante.
Les comparateurs sont également très utiles dans les applications de régulation
où un nombre binaire représentant une variable physique (comme la vitesse, la
position, le courant, etc…) est comparé à une valeur de consigne. Le sorties du
comparateur servent à l’envoi de signaux pour la conduite des mécanismes qui
ramènent la variable physique vers son point de consigne. De même, les sorties du
comparateur peuvent servir comme déclencheurs d’alarmes en cas d’anomalies dans
certaines applications.
II.1.1. Principe
Soient a i et b i deux éléments binaires et F1, F2 et F3 les trois
sorties permettant de calculer respectivement (a i =b i ) ou (a i >b i ) ou (a i <b i ):
a
b
F1
F2
F3
i
i
(a
i =b i )
(a
i >b i )
(a
i <b i )
0
0
1
0
0
0
1
0
0
1
1
0
0
1
0
1
1
1
0
0
F1=
a
⊕ =
b
a
b
: Fonction égalité
i
i
i
i
F 2=
a b ,
F
=
a b
i
i
3
i
i
II.1.2. Extension pour n éléments binaires
Soient deux nombres binaires A et B représentés par n éléments
binaires :
A =
et
B
a n
a
L
a a
=
b
b
L
b b
1
n
2
1
0
n
1
n
2
1
0
F1 (A=B) =1 SI (a 0 =b 0 ) ET (a 1 =b 1 ) ET ….ET (a n-1 =b n-1 )
⇒ F 1
=
(
a
b
)
(
a
⊕ •L•
b
)
(
a
b
)
;
0
0
1
1
n
1
n
1
F2 (A>B) =1 SI (a n-1 >b n-1 ) OU (a n-1 =b n-1 ) ET (a n-2 >b n-2 ) OU ….
F 2
=
a
1 b
+
(
a
b
)
a
b
+L
n
n
1
n
1
n
1
n
2
n
2
F3 (A<B) =1 SI (a n-1 <b n-1 ) OU (a n-1 =b n-1 ) ET (a n-2 <b n-2 ) OU …. Soit
⇒ F 3
=
a
1 b
+
(
a
b
)
a
b
+L
n
n
1
n
1
n
1
n
2
n
2
10

II.1.3. Exemple de circuits MSI : 7485 C’est un comparateur de grandeurs à 4 éléments binaires. Les entrées de cascade permettent la comparaison de nombres de longueur quelconque par association des boîtiers entre eux. Le schéma synoptique ainsi que la table de fonctionnement de ce circuit sont données par les figures suivantes :

de ce circuit sont données par les figures suivantes : D’autres circuits MSI assurent la fonction

D’autres circuits MSI assurent la fonction de comparaison de grandeurs binaires telle que:

* 74 LS 682: Comparateur non cascadable de deux nombres à 8 eb.

* 74 LS 686: Comparateur cascadable de deux nombres à 8 eb.

II.2. décodage binaire

II.2.1. Principe Une quantité codée en binaire avec n eb peut représenter N=2 n valeurs. La fonction de décodage binaire consiste à transformer un codage binaire naturel (ou pur) en codage 1 parmi N (avec N=2 n ). Le décodeur binaire est un circuit à n entrées, N=2 n sorties et éventuellement une ou plusieurs entrées G validant les fonctions de sortie.

n entrées

codées

binaire

Y 0 Y 1 e 0 e { 1 Décodeur } 1 parmi N e
Y
0
Y
1
e
0
e
{
1
Décodeur
}
1 parmi N
e
n-1
Y
N-1
G: entrée de validation

N=2 n sorties

Si G=1, toutes les sorties de décodeur sont inactives quelque soit l’état de

l’information binaire sur

, la sortie de rang

i est active et toutes les autres sont inactives. L’équation d’une sortie de rang i s’écrit:

ee

01

L

e n

1

.

Si G=0, pour une valeur binaire i sur les entrées

ee

01

L

e n

1

.

11

Y

i

=

(

Gee

01

Y i = ( Gee 01 L e n − 1 = i ); i :
Y i = ( Gee 01 L e n − 1 = i ); i :

L e

n

1

=

i

);

i

: 0K2

n 1

II.2.2. Exemple de circuits MSI : 74 138

Le circuit 74 138 est un décodeur 3 vers 8 qui répond aux principes généraux précédents. Les figures suivantes en donnent respectivement le

schéma synoptique et la table de vérité.

le schéma synoptique et la table de vérité. Table de vérité   Entrées     Sorties

Table de vérité

 

Entrées

   

Sorties

 

G 1 G 2a G 2b

C B A

Y 0 Y 1 Y 2 Y 3 Y 4 Y 5 Y 6 Y 7

1

0

0

0

0

0

0 1

1

1

1

1

1

1

1

0

0

0

0

1

1 0

1

1

1

1

1

1

1

0

0

0

1

0

1 1

0

1

1

1

1

1

1

0

0

0

1

1

1 1

1

0

1

1

1

1

1

0

0

1

0

0

1 1

1

1

0

1

1

1

1

0

0

1

0

1

1 1

1

1

1

0

1

1

1

0

0

1

1

0

1 1

1

1

1

1

0

1

1

0

0

1

1

1

1 1

1

1

1

1

1

0

X

1

X

X

X X

1 1

1

1

1

1

1

1

X

X

1

X

X X

1 1

1

1

1

1

1

1

0

X

X

X

X X

1 1

1

1

1

1

1

1

D’autres circuits MSI assurent la fonction de décodage binaire telle que:

* 74 LS 154: Décodeur 16 sorties avec deux entrées de validation

(boîtier 24 broches)

* 74 LS 42: Décodeur 10 sorties (boîtier 16 broches).

* 74 LS 139: Double décodeur à 4 sorties avec entrées de validation

(boîtier 16 broches, deux décodeurs indépendants).

* 74 LS 155 (74 LS 156): Double décodeur à 4 sorties à adresse unique

et double validation (boîtier 16 broches).

II.3. décodage BCD-7 segments

II.3.1. Principe

Dans de nombreux affichages numériques, les dix chiffres du code décimal (0 à 9), et parfois les caractères hexadécimaux (A à F), sont configurés au moyen de 7 segments. Chaque segment est constitué d’un matériau qui émet la lumière quand il est traversé par un courant. Les matériaux les plus utilisés sont les diodes électroluminescentes (LED) et les filaments incandescents.

12

La fonction de décodage consiste à traduire la série d’entrée de valeurs représentées par les quatre bits du code BCD (8421) en sept sorties correspondant aux valeurs des sept segments de l’afficheur. Les sorties actives permettent de faire passer un courant dans le segments qui forment le chiffre décimal correspondant au quatre bits du BCD.

f

e

a g d
a
g
d

b 4 entrées

d’un nombre

c codé

D

C

B

A

a b Décodeur c d BCD e 7segments f g
a
b
Décodeur
c
d
BCD
e
7segments
f
g

Décimal

BCD (8421)

 

Sorties

 

D

C

B

A

a

b

c

d

e

f

g

0 0

 

0

0

0

1

1

1

1

1

1

0

1 0

 

0

0

1

0

1

1

0

0

0

0

2 0

 

0

1

0

1

1

0

1

1

0

1

3 0

 

0

1

1

1

1

1

1

0

0

1

4 0

 

1

0

0

0

1

1

0

0

1

1

5 0

 

1

0

1

1

0

1

1

0

1

1

6 0

 

1

1

0

0

0

1

1

1

1

1

7 0

 

1

1

1

1

1

1

0

0

0

0

8 1

 

0

0

0

1

1

1

1

1

1

1

9 1

 

0

0

1

1

1

1

0

0

1

1

II.3.2. Exemple de circuits MSI :

Comme exemple de décodeur de BCD à sept segments, citons les circuits intégrés 7442, 7445, 7446, 7447, 7448, 7449 et 74247. Parmi les caractéristiques techniques de ces décodeurs, relevons l’affichage de signes

particuliers en plus des nombres décimaux.

II.4. Multiplexage de données

II.4.1. Principe

Le multiplexeur est un circuit qui permet de sélectionner une ligne d’entrée par une adresse
Le multiplexeur est un circuit qui permet de sélectionner une ligne
d’entrée par une adresse et de faire apparaître à la sortie l’état de cette ligne, c’est à
dire le niveau haut ou bas.
G: Entrée de validation
E
0
N= 2 n
entrées
{
E
1
Multiplexeur
Y : Sortie
N vers 1
E
N-1
Entrées d’adressage
A
A 0
n-1
13

Un multiplexeur se comporte comme un commutateur dans lequel un code numérique appliqué aux entrées d’adressage commande les entrées de données qui sont raccordées à la sortie. Autrement dit, un multiplexeur choisit une source de données d’entrée parmi N et transmet celle-ci à la seule voie de sortie existante.

II.4.2. Exemple de circuits MSI : 74151

8= 2 3 entrées de données

G: Entrée de validation D 0 { D 1 Multiplexeur Y : Sortie 8 vers
G: Entrée de validation
D
0
{
D
1
Multiplexeur
Y : Sortie
8 vers 1
W = Y
D
7
Entrées d’adressage
C
B
A
 

Entrées

|Sortie

Adresse

Validation

 

C

B

A

G

Y

X

X

X

1

0

0

0

0

0

D0

0

0

1

0

D1

0

1

0

0

D2

0

1

1

0

D3

1

0

0

0

D4

1

0

1

0

D5

1

1

0

0

D6

1

1

1

0

D7

 

14

III. Approche de synthèse d’un système combinatoire

Spécification ou cahier de charges (à compléter éventuellement)

Analyse
Analyse

Système simple avec des fonctions quelconques

Analyse Système simple avec des fonctions quelconques Système complexe Systèmes composés de fonctions connues
Analyse Système simple avec des fonctions quelconques Système complexe Systèmes composés de fonctions connues

Système complexe

Systèmes composés de fonctions connues

Système complexe Systèmes composés de fonctions connues Choix des circuits MSI correspondants Table de vérité

Choix des circuits MSI correspondants

de fonctions connues Choix des circuits MSI correspondants Table de vérité Décomposition ou découpage en fonctions

Table de vérité

Choix des circuits MSI correspondants Table de vérité Décomposition ou découpage en fonctions connues Schéma

Décomposition ou découpage en fonctions connues

vérité Décomposition ou découpage en fonctions connues Schéma et documentation Choix de composants Circuits SSI
vérité Décomposition ou découpage en fonctions connues Schéma et documentation Choix de composants Circuits SSI

Schéma et documentation

Choix de composants

connues Schéma et documentation Choix de composants Circuits SSI Calcul des fonctions sous forme canonique ou
connues Schéma et documentation Choix de composants Circuits SSI Calcul des fonctions sous forme canonique ou

Circuits SSI

Schéma et documentation Choix de composants Circuits SSI Calcul des fonctions sous forme canonique ou simplifiée

Calcul des fonctions sous forme canonique ou simplifiée

Calcul des fonctions sous forme canonique ou simplifiée Schéma et documentation Circuits MSI (multiplexeurs,

Schéma et documentation

forme canonique ou simplifiée Schéma et documentation Circuits MSI (multiplexeurs, décodeurs) Calcul des
forme canonique ou simplifiée Schéma et documentation Circuits MSI (multiplexeurs, décodeurs) Calcul des

Circuits MSI (multiplexeurs, décodeurs)

et documentation Circuits MSI (multiplexeurs, décodeurs) Calcul des fonctions sous forme canonique ou simplifiée

Calcul des fonctions sous forme canonique ou simplifiée

Calcul des fonctions sous forme canonique ou simplifiée Schéma et documentation Circuits programmables Mémoires

Schéma et documentation

Circuits programmables

simplifiée Schéma et documentation Circuits programmables Mémoires programmables Inscription de la table de vérité

Mémoires programmables

documentation Circuits programmables Mémoires programmables Inscription de la table de vérité 15 Circuits Logiques

Inscription de la table de vérité

15

programmables Inscription de la table de vérité 15 Circuits Logiques programmables « PLD » (FPLA, PAL,

Circuits Logiques programmables « PLD » (FPLA, PAL, GAL,….)

TRAVAUX DIRIGES N°1

Exercice 1

Montrer l’égalité en utilisant l’algèbre de Boole

1 Montrer l’égalité en utilis ant l’algèbre de Boole ( A + B ) ( A

(A+B)( AB )=AB ; (A+B )( A+B+C)=AC+B ; (AB)+(BC)+(AC)=1

Exercice 2

Montrer que les opérateurs NOR et NAND sont des opérateurs universels (c.à.d. on peut réaliser les trois fonctions logiques de base OU , ET et NON uniquement avec ces opérateurs).

Exercice 3

Soient les fonctions logiques suivantes :

F 1 (x,y,z,t) = Σ (3,4,5,7,9,13,14,15)

F 3 (x,y,z,t) = Σ (3,4,5,6,7,8,9,10,12,13) ; F 4 (x,y,z,t) = Σ (0,1,2,3,4,5,8,9,10,11)

F 5 (x,y,z) = Σ (0,2,3,4,6) F 7 (x,y,z,t) = Σ (3,4,6,8,10,14)

;

F 2 (x,y,z,t) = Π (2,3,4,5,6,7)

F 6 (x,y,z,t) = Π (0,1,2,8,9,12,13,14,15) ; F 8 (x,y,z,t) = Π (1,3,7,12,15)

;

a)Déterminer les équations simplifiées de F1, F2 et F7 sous forme de somme de Produit (1ère forme canonique simplifiée) et de produit de somme (2ème forme canonique simplifiée) b)Trouver la forme minimale avec des portes NAND des fonctions F3 et F4 c)Trouver la forme minimale avec des portes NOR des fonctions F5 et F6

Exercice 4

Synthèse d’un circuit combinatoire avec quatre entrées a, b, c, d et une sortie F. On donne les conditions suivantes:

F =1

si

a=1

et

b=0

 


a=1

et

c ou d =1

a) Donner la table de vérité.

b) Ecrire l’expression de F et la simplifier.

c) donner le logigramme de la fonction F en utilisant des portes NAND à 2

entrées.

Exercice 5 Soit un système combinatoire permettant de réaliser la multiplication arithmétique de deux nombres binaires (A) 10 =(a 1 a 0 ) 2 et (B) 10 =(b 1 b 0 ) 2 . Le résultat de la multiplication est exprimé en binaire par (S) 10 =(S 3 S 2 S 1 S 0 ) 2 .

16

a 1 S a Multiplicateur 3 0 S 2 S 1 b arithmétique 1 S
a 1
S
a Multiplicateur
3
0
S
2
S
1
b
arithmétique
1
S
0
b
0

1°/ Etablir la table de vérité de ce circuit combinatoire. 2°/ Réaliser les logigrammes de S 3 , S 2 , S 1 et S 0 en utilisant que des portes logiques « Nand ».

Exercice 6 Déterminer le logigramme d’un transcodeur du BCD 8421 de variables (abcd) en BCD 84-2-1 de variables (W,X,Y,Z) avec le minimum de portes NAND à deux entrées.

a

b

c

d

Système Combinatoire

Transcodeur

BCD 8421 - BCD 84-2-1

Combinatoire Transcodeur BCD 8421 - BCD 84-2-1 W X Y Z Exercice 7 Donner les schémas

W

X

Y

Z

Exercice 7

Donner les schémas de câblage des fonctions logiques suivantes avec un décodeur 1 parmi 8 et des portes NAND.

F 1 (,x y,)z = xy + xz

;

F 2 (x,y,z,t) = Σ (0,1,4)

;

F 3 (x,y,z,t) = Σ (3,4,5,7)

Exercice 8

Donner les schémas de câblage des fonctions logiques suivantes avec des multiplexeurs 8 vers 1

1. F 1 (x,y,z,t) = Σ (3,4,5,7,9,13,14,15)

2. F 2 (x,y,z,t) = Π (2,3,4,5,6,7)

3. F 3 (x,y,z,t) = Σ (3,4,5,6,7,8,9,10,12,13)

4. F 4 (x,y,z,t) = Σ (0,1,2,3,4,5,8,9,10,11)

17

CHAPITRE II

SYNTHESE ET MISE EN ŒUVRE DES SYSTEMES SEQUENTIELS

18

I. Synthèse des systèmes séquentiels: Méthode d’Huffman I.1. Etude d’un exemple

Méthode d’Huffman I.1. Etude d’un exemple Un plateau tournant est calé sur l’axe d’ un réducteur

Un plateau tournant est calé sur l’axe d’un réducteur à roue et vis sans fin qui lui même entraîné par un moteur électrique (M). Le plateau circulaire comporte un bossage qui agit sur un contact électrique (a) à la manière d’une came. Le fonctionnement de ce système est le suivant:

-Au repos, le bouton poussoir (m) n’est pas actionné, le contact (a) est appuyé par le bossage du plateau circulaire. -Quand on appuie sur le bouton poussoir (m), on désire que le moteur se mette à tourner entraînant ainsi le plateau circulaire par l’intermédiaire d’un réducteur. -L’appui sur le bouton poussoir (m) est maintenu jusqu’à ce que le bossage du plateau circulaire libère le contact électrique (a). -Lorsque le contact électrique (A) est libéré, on relâche le bouton poussoir (m) et le plateau continue à tourner. -Lorsque le plateau fait un tour, on désire que le moteur s’arrête. On demande de :

1. Matérialiser cet automatisme par un logigramme.

2. On suppose que l’action sur le bouton poussoir m est fugitive (m sera relâché aussitôt qu’il est actionné), refaire l’étude de cet automatisme, conclure.

19

I.2. Organigramme de la méthode d’Huffman

Début cahier de charges clair ? Hypothèses supplémentaire -Définir les variables primaires d’E/S Etablir le
Début
cahier de
charges clair ?
Hypothèses
supplémentaire
-Définir les variables primaires
d’E/S
Etablir le graphe des états stables
(diagramme des transitions)
Etablir la matrice primitive des
Simplifications:
-détecter les états équivalents
-établir le polygone de
-Etablir la matrice réduite
-Coder les états
-Etablir la matrice des variables
secondaires
Choisir la technologie de
Aléas ?
Fin
secondaires Choisir la technologie de Aléas ? Fin II. Synthèse et mise en œuvre des bistables
secondaires Choisir la technologie de Aléas ? Fin II. Synthèse et mise en œuvre des bistables

II. Synthèse et mise en œuvre des bistables II.1. Définition

Un bistable ou (bascule, mémoire, FLIP-FLOP) est un système séquentiel élémentaire, qui comporte 2 entrées et 2 sorties, possédant deux états une stable et l’autre instable ( si m = a =1 on peut avoir à la sortie des cas totalement différent).

20

m

a

FLIP-FLOP

FLIP-FLOP

FLIP-FLOP
FLIP-FLOP

Q

m a FLIP-FLOP Q Q II.2. Bistables asynchrones II.2.1. Bistable asynchrone à marche prioritaire : t

Q

m a FLIP-FLOP Q Q II.2. Bistables asynchrones II.2.1. Bistable asynchrone à marche prioritaire : t
m a FLIP-FLOP Q Q II.2. Bistables asynchrones II.2.1. Bistable asynchrone à marche prioritaire : t

II.2. Bistables asynchrones II.2.1. Bistable asynchrone à marche prioritaire :

t : Situation présente. t + τ : Situation futur.

q(t) 0 1 ma 00 0 1 01 0 0 11 1 1 10 1
q(t)
0
1
ma
00
0
1
01
0
0
11
1
1
10
1
1
Q(t + τ)
Qt( +τ) =+m
aq.
= m /(a / q) =↓↓m
(a
q)
Diagramme de fluence:
II.2.2. Bistable asynchrone à arrêt prioritaire :
q(t)
0
1
ma
00
0
1
01
0
0
11
0
0
10
1
1
Q(t + τ)

Qt( +=τ)

Diagramme de fluence:

ma.

+ aq.

= (m/ a)/(a / q)

1 01 0 0 11 0 0 10 1 1 Q(t + τ) Qt ( +=

21

II.2.3. Bistable asynchrone dont la priorité est à l’état intérieur

q(t) 0 1 ma 00 0 1 01 0 0 11 0 1 10 1
q(t)
0
1
ma
00
0
1
01
0
0
11
0
1
10
1
1
Q(t + τ)
+
aq.
+
mq.
=
(m / a) /(a / q) /(m / q)
= ⎢ ⎣
q(t)
0
1
ma
00
0
1
01
0
0
11
1
0
10
1
1
Q(t + τ)

(m / a) /(a / q) ⎤ ⎥ ⎦ /(m / q)

Q(t

τ )

+=

ma.

Diagramme de fluence:

II.2.4. Bistable asynchrone dont la priorité est au changement d’état

Qt( +=τ)

Diagramme de fluence:

mq.

+ aq.

= (m/ q)/(a / q)

au changement d’état Qt ( += τ ) Diagramme de fluence: mq . + aq .

J

K

FLIP-FLOP

au changement d’état Qt ( += τ ) Diagramme de fluence: mq . + aq .
au changement d’état Qt ( += τ ) Diagramme de fluence: mq . + aq .
au changement d’état Qt ( += τ ) Diagramme de fluence: mq . + aq .
au changement d’état Qt ( += τ ) Diagramme de fluence: mq . + aq .

22

Q

Q

II.3. Bistables synchrones Dans une bascule synchrone, l’exécution de l’ordre n’intervient qu’avec un signal de synchronisation. Ce signal est appelé horloge Hou clock pulse Cpou timing T.

H ″ ou clock pulse ″ Cp ″ ou timing ″ T ″ . Symboles II.3.1.

Symboles

ou clock pulse ″ Cp ″ ou timing ″ T ″ . Symboles II.3.1. Bascule RS

II.3.1. Bascule RS

S: SET (Mise à 1) et R: RESET (remise à zéro)

a) Bascule RS à niveau haut

Bascule RS S: SET (Mise à 1) et R: RESET (remise à zéro) a) Bascule RS
Bascule RS S: SET (Mise à 1) et R: RESET (remise à zéro) a) Bascule RS

b) Bascule RS à niveau bas

Bascule RS S: SET (Mise à 1) et R: RESET (remise à zéro) a) Bascule RS
Bascule RS S: SET (Mise à 1) et R: RESET (remise à zéro) a) Bascule RS

23

c) Bistable RS Maître esclave

c) Bistable RS Maître esclave d) Chronogramme Au départ, on suppose Q = 0 II.3.2. Bascule

d) Chronogramme

Au départ, on suppose Q = 0

esclave d) Chronogramme Au départ, on suppose Q = 0 II.3.2. Bascule JK a)Chronogramme Au départ,

II.3.2. Bascule JK

Au départ, on suppose Q = 0 II.3.2. Bascule JK a)Chronogramme Au départ, on suppose Q

a)Chronogramme

Au départ, on suppose Q = 1

Bascule JK a)Chronogramme Au départ, on suppose Q = 1 Remarque : En général, les basc

Remarque : En général, les bascules synchrones comportent deux entrées supplémentaires dites asynchrones, qui sont prioritaires par rapport aux entrées synchrones.

24

S D : entrée asynchrone de forçage à 1 (PRESET) R D : entrée asynchrone

S D : entrée asynchrone de forçage à 1 (PRESET) R D : entrée asynchrone de forçage à zéro (CLEAR) * Si S D = 0 et R D = 1 Q = 1 J, K et H * Si S D = 1 et R D = 0 Q = 0 J, K et H

La bascule est commandé par J, K et H seulement dans le cas S D = R D = 1.

b) Bistable JK Maître esclave avec entrée de forçage

1. b) Bistable JK Maître esclav e avec entrée de forçage II.3.3. Bistables dérivées : On

II.3.3. Bistables dérivées : On utilise couramment d’autres fonctions séquentielles qui sont des applications ou des cas particuliers des fonctions élémentaires RS et JK.

a. Bistable D :

C’est

typiquement

la

mémoire

unitaire,

dont

la

seule

fonction est l’enregistrement et la conservation d’un bit 1 ou 0.

l’enregistrement et la conservation d’un bit 1 ou 0. b. Bistable T : Elle n’a qu’une

b. Bistable T :

Elle n’a qu’une seule entrée T, qui est en fait l’entrée de synchronisation sur laquelle on envoie des impulsions de commande.

25

II.3.4. Récapitulation Type Table de vérité Table Diagramme de fluence Equation d’éxcitation S R Q

II.3.4. Récapitulation

Type Table de vérité Table Diagramme de fluence Equation d’éxcitation S R Q S R
Type
Table de vérité
Table
Diagramme de fluence
Equation
d’éxcitation
S
R
Q
S
R
n+1
0
0
Q
1
0
ε
n
RS
1
0
1
0
1
δ
Q n+1 =S+R.Q n
0
1
0
0
φ
μ 0
1
1
--
φ
0
μ 1
J
K
Q
J
K
n+1
0
0
Q
1
ε
n
φ
JK
1
0
1
φ
1
δ
Q n+1 =J Q n +K.Q n
0
1
0
0
φ
μ 0
1
1
Q
φ
0
n
μ 1
D
D
Q
D
Q
n+1
n
0
0 1
0
ε
1
1 0
1
δ
Q n+1 =D
0
0
μ 0
1
1
μ 1
T
T
Q
T
Q
n+1
n
0
0 1
0
ε
1
1 1
1
δ
Q n+1 =TQ n +T.Q n
0
0
μ 0
0
1
μ 1

26

Fonctionnement statique d’une bascule JK

Mode

S

D

R

D

 

H

J

K

Q

n+1

Remarque

 

0

1

 

x

x

x

1

μ 1

Asynchrone

1

0

 

x

x

x

0

μ 0

0

0

 

x

x

x

--

instable

             

Maintien

1

1

     

01 1       0 Q n

0

Q

n

           

δ

1

1

     

01 1       1 0

1

0

Synchrone

           

ε

1

1

     

11 1       0 1

0

1

           

Commutation

1

1

     

11 1       1 Q n

1

Q

n

1

1

0 ou 1

x

x

Q

n

Maintien

III. Synthèse et mise en œuvre des compteurs

III.1. Introduction

Un compteur est un dispositif destiné à enregistrer le résultat d’un comptage d’impulsions. Le nom de compteur désigne, généralement un nombre

binaire croissant en fonction des impulsions d’entrée. Un compteur est en général, constitué de deux parties essentielles :

* un ensemble de n bascules dont le nombre est fonction du modulo du compteur m tel que : 2 n-1 < m 2 n .

* Un réseau combinatoire qui relie entre les différentes bascules de manière à caractériser le comptage, c’est à dire à obtenir après chaque impulsion, les sorties correspondantes au code choisi.

III.2. Modélisation

H

Compteur
Compteur

III.3. Compteurs asynchrones

S 1

S 2

S 3

S n

Les impulsions s’appliquent à l’entrée de la première bascule, de poids faible. Sa sortie est appliquée à l’entrée horloge de la bascule suivante, et ainsi de suite jusqu’à la dernière bascule.

27

Le modulo est un nombre indiquant le nombre d’état compté, ou bien, le nombre par lequel la fréquence est divisée à la sortie de la dernière bascule. Un compteur modulo 2 n contient les 2 n états possibles. Il compte jusqu’à (2 n -1) avant d’être initialisé.

III.3.1. Exemple : compteur modulo 8

En utilisant une méthode systématique, on va faire la synthèse d’un compteur asynchrone modulo 8 dans le code binaire naturel.

 

Compteur

 

Q

0

H

H Asynchrone Q 1

Asynchrone

H Asynchrone Q 1

Q

1

 

Modulo 8

Q 2

a. Table des états

Décimal Q Q Q H 0 =H H 1 =Q 0 H 2 =Q 1
Décimal
Q
Q
Q
H 0 =H
H 1 =Q 0
H 2 =Q 1
2
1
0
0
0
0
0
H
1
0
0
1
H
Q
0
2
0
1
0
H
3
0
1
1
H
Q
Q
0
1
4
1
0
0
H
5
1
0
1
H
Q
0
6
1
1
0
H
7
1
1
1
H
Q
Q
0
1
0
0
0
0

28

b. Table de succession des états

Q 1 Q 0 00 01 11 10 Q 2 0 001 010 100 011
Q 1 Q 0
00
01
11
10
Q
2
0
001
010
100
011
1
101
110
000
111
Q i (t + τ)
Q 1 Q 0
00
01
11
10
Q
2
0
xxε
xεδ
εδδ
xxε
1
xxε
xεδ
δδδ
xxε
Q i (t + τ)

Remarque

* Pour déterminer l’expression de J, on prend seulement les enclenchements (ε), les déclenchements (δ) et les maintient à 1 (μ 1 ).

* Pour déterminer l’expression de K, on prend seulement les déclenchements (δ), les enclenchements (ε) et les maintient à 0 (μ 0 ).

Donc, on a : J 0 = J 1 = J 2 = 1 & K 0 = K 1 = K 2 = 1

Pour la synthèse d’un compteur asynchrone de capacité une puissance de 2 on a:

J i = K j = 1

i et j

c. Schéma de câblage

compteur asynchron e de capacité une puissance de 2 on a: J i = K j

29

d. chronogramme

d. chronogramme III.3.2. Compteur modulo 6 III.4. Compteurs synchrones Dans le compteur synchrone, tout es les

III.3.2. Compteur modulo 6

d. chronogramme III.3.2. Compteur modulo 6 III.4. Compteurs synchrones Dans le compteur synchrone, tout es les

III.4. Compteurs synchrones

Dans le compteur synchrone, toutes les bascules sont commandées en même temps par le même signal d’horloge. le basculement des différents étages s’effectue donc au même moment puisque l’on dispose d’une horloge commune. On élimine ainsi l’inconvénient rencontré dans les compteurs asynchrone, dans lequel les temps de commutation s’ajoutaient et rendaient impossible le comptage en fréquence élevée.

Pour réaliser un compteur, on procède de la manière suivante :

* définition de la capacité maximale du compteur: c’est à dire le plus grand

nombre binaire que le compteur peut afficher. Ceci permet de déterminer le nombre

de bascules à utiliser.

* choix du code binaire à utiliser.

* A l’aide des tables des transitions des bascules utilisées, déterminer les

valeurs d’entrée de chacune des bascules qui définissent l’état du compteur à chaque impulsion d’avancement.

* Porter les valeurs des entrées dans un tableau de Karnaugh afin de déterminer les équations simplifiées à réaliser sur chacune des entrées.

III.4.1. Mode de fonctionnement unique Compteur Q 0 H synchrone Q 1 Modulo 6 Q
III.4.1. Mode de fonctionnement unique
Compteur
Q 0
H
synchrone
Q 1
Modulo 6
Q 2

30

a. Table de vérité

Impulsion

Q

n

2

Q

n

1

Q

n

0

Q

n +1

2

Q

n +1

1

Q

n +1

0

0

 

0

0

0

0

 

0

 

1

1

 

0

0

1

0

1

 

0

2

 

0

1

0

0

 

1

 

1

3

 

0

1

1

1

 

0

 

0

4

 

1

0

0

1

 

0

 

1

5

 

1

0

1

0

 

0

 

0

b. Table de succession des états codées

S.F n +1 n +1 n +1 Q Q Q 2 1 0 S.A 000
S.F
n +1
n +1
n +1
Q
Q
Q
2
1
0
S.A
000
μ 0
μ
ε
0
001
μ 0
ε δ
011
ε
δ δ
010
μ
μ
ε
0
1
110
--
--
--
111
--
--
--
101
δ
μ 0
δ
100
μ
μ 0
ε
1
J
=
Q
; ==
J
QQ
;
J
Q
0
2
1
20
2
1
K
=
QQ
; ==
K
Q
;
K
Q
0
21
1
2
2
0

c. Schéma de câblage

= Q ; == J QQ ; J Q 0 2 1 20 2 1 K

31

d. chronogramme

d. chronogramme III.4.2. Mode de fonctionnement multiple H Compteur synchrone Modulo 5 a b Q 0

III.4.2. Mode de fonctionnement multiple

H

Compteur synchrone Modulo 5
Compteur
synchrone
Modulo 5
de fonctionnement multiple H Compteur synchrone Modulo 5 a b Q 0 Q 1 Q 2

a

b

fonctionnement multiple H Compteur synchrone Modulo 5 a b Q 0 Q 1 Q 2 a

Q 0

Q 1

Q 2

a 0 1 b Remise à zéro Comptage 0 R.A.Z. Décomptage Arrêt 1 a. Table
a
0
1
b
Remise à zéro
Comptage
0
R.A.Z.
Décomptage
Arrêt
1
a.
Table de succession des états
S.F.
ab
00
01
11
10
S.A.
0
0
4
0
1
1
0
0
1
2
2
0
1
2
3
3
0
2
3
4
4
0
3
4
0

32

b. Table de succession des états codés

ab 00 01 11 10 n Q n n Q Q 2 1 0 000
ab
00
01
11
10
n
Q
n
n
Q
Q
2
1
0
000
000
100
000
001
001
000
000
001
010
011
000
010
011
100
010
000
001
010
011
110
--
--
--
--
111
--
--
--
--
101
--
--
--
--
100
000
011
100
000

III.5.Compteur programmable

Définition :

Un tel compteur regroupe dans un même boîtier deux fonctions, celle de comptage et celle de stockage, dans un registre à entrées parallèles

et sorties parallèles. Le schéma de la figure ci-dessous représente le schéma logique du circuit et le diagramme temporel de la figure de la page 43 représente une séquence typique d’utilisation.

33

Schéma logique du Compteur programmable

Schéma logique du Compteur programmable Une séquence typique d’utilisation 34

Une séquence typique d’utilisation

Schéma logique du Compteur programmable Une séquence typique d’utilisation 34

34

IV. Synthèse et mise en œuvre des registres IV.1. Définition

Un registre est un système séquentiel synchrone permettant le stockage des données binaires jusqu’à leur traitement ou leur expédition: c’est une mémoire formé par des bistables. Il est spécifié par : * le nombre de bits de sortie, * le mode de fonctionnement.

IV.2. Registre élémentaire: Q n+1 = D

IV.2. Registre élémentaire: Q n + 1 = D IV.3. Structure d’un registre à éc riture

IV.3. Structure d’un registre à écriture et lecture // (PIPO)

IV.2. Registre élémentaire: Q n + 1 = D IV.3. Structure d’un registre à éc riture

35

Exemple de registre PIPO

Exemple de registre PIPO IV.4. Registre à écriture et lec ture série : décalage (SISO) Exemple

IV.4. Registre à écriture et lecture série : décalage (SISO)

Registre à écriture et lec ture série : décalage (SISO) Exemple d’un registre SISO à décalage

Exemple d’un registre SISO à décalage droite

a. Table de succession des états e n 00 01 11 10 Q 0 n
a. Table de succession des états
e
n
00
01
11
10
Q
0
n
n
Q
Q 1
2
00
000
010
110
100
01
000
010
110
100
11
001
011
111
101
10
001
011
111
101
D 0 = e,
D 1 = Q 0 ,
D 2 = Q 1

36

b. Schéma de câblage

b. Schéma de câblage IV.5. Registre à écriture // et lecture série : (PISO) IV.6. Registre

IV.5. Registre à écriture // et lecture série : (PISO)

IV.5. Registre à écriture // et lecture série : (PISO) IV.6. Registre à écriture sé rie

IV.6. Registre à écriture série et lecture // : (SIPO)

IV.6. Registre à écriture sé rie et lecture // : (SIPO) IV.7. Registre universel Définition :

IV.7. Registre universel

Définition : Ce registre est dit universel car il peut fonctionner selon tous les modes définis précédemment (entrées série ou parallèle, sorties série ou parallèle). Son fonctionnement peut être analysé à partir d’une part de son schéma logique, représenté sur la fig.(A1) et d’autre part du diagramme temporel d’une séquence typique d’utilisation, représenté sur le schéma suivant :

37

Schéma logique Registre universel

Schéma logique Registre universel 38

38

TRAVAUX DIRIGES N°2

Exercice 1

Lorsqu’on appui et on relâche le bouton poussoir m, la tige d’un vérin effectue un seul mouvement de va et vient entre deux capteurs a et b et s’arrête. L’appui sur m au cours du mouvement n’a aucune influence sur le déroulement du cycle. Déterminer les équations correspondantes du système par la méthode d’Huffman.

Exercice 2

La commande d’ouverture d’une porte S = 1 est assuré par les séquences suivantes :

ab

00

01

11

10

00

S

0

0

0

0

1

Pour mettre S = 0 il suffit d’appuyer soit sur a soit sur b. Faire la synthèse de cet automatisme par la méthode d’Huffman.

Exercice 3

poste de perçage automatisé : Figure1 : Cycle en L

Les pièces à percer arrivent par gravité dans une goulotte. La première ce place devant la tige du vérin C 1 en position initiale ( g actionné ). Si la perceuse est au point haut, la pièce est poussée et maintenue serrée en position de perçage. La perceuse qui est en rotation permanente, descend, effectue le perçage et remonte. La première pièce est éjectée et la suivante dont l’avance était contrariée par la garde du vérin vient se mettre en place pour permettre la reprise du cycle dès la rentrée de la tige du vérin C 1 pour actionner le capteur g.

Retrouver, suivantes :

par

la

méthode

d’Huffman,

X

V

1

V

2

= d . h + x . b = g . h + x =
=
d . h
+
x . b
=
g . h
+
x
= x
+
g

39

les

équations

de

commande

C 2 V 23 h b Goulotte V 1 Butée C 1 g d
C 2
V 23
h
b
Goulotte
V
1
Butée
C 1
g d

Exercice 4

Figure 1

AV MO RE
AV
MO
RE

DE

Pour emprunter une autoroute à péage, l’automobiliste doit s’arrêter au poste de contrôle, déposer une pièce de monnaie dans un panier placé à cet effet. Le feu rouge disparaît alors que le feu vert s’allume. L’automobiliste peut alors emprunter l’autoroute.

Poste de a contrôle R V K b (Cellule photoélectrique) Le fonctionnement de ce poste
Poste
de
a
contrôle
R
V
K
b
(Cellule
photoélectrique)
Le fonctionnement de ce poste de péage est le suivant:

L’automobiliste s’arrête, dépose une pièce qui agit sur le passage sur le contact « a » (impulsion: la variable « a » passe à 1 puis revient à 0) et le feu vert s’allume (V=1); il avance, interceptant le faisceau de la cellule b (b=1) qui maintient le feu vert; lorsque la voiture n’intercepte plus le faisceau de cellule, le feu rouge s’allume (R=1) et le vert s’éteint.

Si l’automobiliste s’avance par distraction devant la cellule b sans payer, la Klaxon retentit (K=1) et le feu rouge reste allumé (R=1). Le conducteur fait marche arrière pour se placer face au panier a, le Klaxon retentit, le feu reste rouge. Dès que

40

la pièce est introduite dans le panier, le feu vert s’allume (V=1) et le conducteur peut continuer sa route dans les conditions normales spécifiées dans le paragraphe précèdent.

Dans le cas où la pièce de monnaie n’ayant pas été déposée, le Klaxon est actionné par la cellule b et l’automobiliste ne peut reculer parce que la voiture suivante le gêne. Il descend de voiture et met la pièce; alors le feu vert s’allume, le Klaxon s’arrête et il peut reprendre sa route.

On demande de faire la synthèse de cet automatisme en utilisant la méthode d’Huffman.

de cet automatisme en utilisant la méthode d’Huffman. Exercice 5 Faire la synthèse d’un compteur BCD

Exercice 5

Faire la synthèse d’un compteur BCD 8421 avec des bascules D. Fonctionnement au front montant.

Exercice 6

Réaliser un compteur qui compte une décade (10 impulsions) dans le code binaire naturel. Utiliser des bascules JKH.

Exercice 7

Soit le compteur asynchrone suivant :

JKH ↓ . Exercice 7 Soit le compteur asynchrone suivant : 1. Tracer le diagramme temporel

1. Tracer le diagramme temporel des sorties à partir de l’état 000. De quel modulo est ce compteur. 2. En déduire un compteur modulo 9.

41

Exercice 8 Faire la synthèse d’un registre à entrées parallèles-sorties séries (PISO). Utiliser les entrées de prédisposition S (Set) et R (Reset).

à entrées parallèles-sorties séries (PISO). Utiliser les entrées de prédisposition S (Set) et R (Reset). 42

42

CHAPITRE III

ETUDE DES SYSTEMES SEQUENTIELS PAR GRAFCET

43

I. Motivation

Pour une machine donnée, la description et la compréhension des cycles automatiques doivent être claire pour toutes les personnes chargées d’intervenir. Or lorsque certaines spécifications sont exprimées en langage courant, il y a un risque permanent d’incompréhension. D’une part, le langage courant est mal adapté pour décrire précisément le système séquentiel, d’autre part les interprétations individuelles peuvent différer d’une personne à une autre. Pour cela des normes ont été proposées afin de permettre une représentation graphique concise et précise des fonction à réaliser pour les parties commande des systèmes automatisés : c’est le GRAFCET qui a été adopté.

II. LE GRAFCET

Le GRAFCET est un langage graphique international pour décrire, réaliser et analyser les automatismes. Il est composé d’un ensemble d’étapes et de transitions représentant le déroulement du cycle de l’automatisme.

Un GRAFCET est établi pour chaque machine lors de sa conception, puis utilisé tout au long de sa vie : réalisation, mise au point, maintenance, modifications, réglage.

Le

langage

GRAFCET

doit

donc

être

connu

de

toutes

les

personnes

concernées par les automatismes, depuis leur conception jusqu'à leur exploitation.

Le

GRAFCET

est

inclut

dans

une

norme

internationale

du

Comite

International d’Electrotechnique depuis 1988 (IEC 848).

Le GRAFCET est connu sous l’appellation anglo-saxonne < Sequential Function Chart> ou SFC. Sa pratique est généralisée dans de nombreuses industries et dans l’enseignement.

Les avantages de ce mode de représentation sont :

-

Il est indépendant de la matérialisation technologique.

-

Il traduit de façon cohérente le cahier des charges.

-

Il est bien adapté au système automatisé.

-

II.1. Définition du GRAFCET

Le GRAFCET est l’abréviation du :

GRAphe Fonctionnel GRA F
GRAphe
Fonctionnel
GRA
F

de

Commande Etapes et Transitions C E T
Commande
Etapes
et
Transitions
C
E
T

44

C’est

un

modèle

de

représentation

graphique

qui

traduit

l’évolution

du

fonctionnement d’un automatisme séquentiel par un ensemble :

- D’ETAPES aux quelles sont associées des ACTIONS.

- De TRANSITIONS aux quelles sont associées des RECEPTIVITES.

- De LIAISONS orientées (ou arcs orientés) ENTRE les étapes et les

transitions.

La règle d’établissement du GRAFCET c’est l’alternance étape- transition.

II.2. Les éléments du GRAFCET

II.2.1. Etapes

Une étape est une situation dans laquelle le comportement d’une partie ou de totalité du système automatisé est invariant par rapport à ses entrées et ses sorties.

par un carré repéré par un numéro

Une étape est représentée graphiquement identificateur.

1
1

L’entré d’une étape est figurée à la partie trouve à la partie inférieure de chaque symbole (exemple : entrée et sortie de l’étape 1).

supérieure alors que la sortie se

entrée 1 sortie