Logique D 'Automatisme MN Si080 FR

INSTRUMENTATION
LOGIQUE D’AUTOMATISME
MANUEL DE FORMATION
Cours EXP-MN-SI080
Révision 0.1
Formation Exploitation
Instrumentation
Logique d’Automatisme
INSTRUMENTATION
LOGIQUE D’AUTOMATISME
SOMMAIRE
1. OBJECTIFS .....................................................................................................................6
2. LES SYSTEMES DE NUMERATION ET LES CODES....................................................7
2.1. REPRESENTATION DES NOMBRES ......................................................................8
2.2. CONVERSION BINAIRE - DECIMAL........................................................................9
2.3. CONVERSION DECIMAL - BINAIRE........................................................................9
2.3.1. Conversion de la partie entière..........................................................................9
2.3.2. Conversion de la partie fractionnaire ...............................................................10
2.4. SYSTEME DE NUMERATION OCTAL ...................................................................11
2.4.1. Conversion Octal – Décimal ............................................................................11
2.4.2. Conversion Décimal – Octal ............................................................................12
2.4.3. Conversion Octal – Binaire..............................................................................12
2.4.4. Conversion Binaire – Octal..............................................................................13
2.5. SYSTEME DE NUMERATION HEXADECIMAL......................................................14
2.5.1. Conversion Hexadécimal – Décimal................................................................15
2.5.2. Conversion Décimal – Hexadécimal................................................................15
2.5.3. Conversion Hexadécimal – Binaire .................................................................16
2.5.4. Conversion Binaire – Hexadécimal .................................................................16
2.5.5. Comptage Hexadécimal ..................................................................................17
2.5.6. Utilité du système Hexadécimal ......................................................................17
2.6. LE CODE BCD ........................................................................................................18
2.6.1. Comparaison entre code BCD et nombre binaire............................................19
2.7. LE CODE GRAY OU BINAIRE REFLECHI .............................................................20
2.8. RECAPITULATIF DES DIFFERENTS CODES .......................................................22
2.9. LES CODES ALPHANUMERIQUES.......................................................................23
2.9.1. Le code ASCII .................................................................................................23
3. ARITHMETIQUE BINAIRE ............................................................................................26
3.1. REPRESENTATION DES NOMBRES ENTIERS POSITIFS ..................................26
3.2. ADDITION BINAIRE................................................................................................26
3.3. REPRESENTATION DES NOMBRES ENTIERS SIGNES .....................................28
3.3.1. Notation en complément à 1............................................................................29
3.3.2. Notation en complément à 2............................................................................29
3.3.3. Étude de nombre binaires signés en complément à 2.....................................30
4. LA LOGIQUE COMBINATOIRE ....................................................................................32
4.1. DEFINITIONS .........................................................................................................32
4.1.1. Les états logiques ...........................................................................................32
4.1.2. Logique positive et logique négative ...............................................................32
4.1.3. Les variables logiques .....................................................................................33
4.1.4. Les fonctions logiques .....................................................................................33
4.2. FONCTIONS LOGIQUES A UNE ET DEUX VARIABLES ......................................35
4.2.1. Fonctions d’une variable..................................................................................35
4.2.2. Fonctions de deux variables............................................................................35
4.3. TABLE DE VERITE .................................................................................................36
Manuel de Formation EXP-MN-SI080-FR
Dernière Révision: 14/11/2008 Page 2 de 140
Instrumentation
5. LES OPERATIONS LOGIQUES ELEMENTAIRES .......................................................38

5.1. L’OPERATEUR OU (OR) ........................................................................................38
5.1.1. La porte OU (OR) ............................................................................................38
5.2. L’OPERATEUR ET (AND).......................................................................................39
5.2.1. La porte ET (AND)...........................................................................................39
5.3. L’OPERATEUR NON (NOT) ...................................................................................40
5.3.1. Le circuit inverseur (NOT) ...............................................................................40
5.4. LES PORTES NON OU (NOR) et NON ET (NAND) ...............................................41
5.4.1. La porte NON OU (NOR).................................................................................41
5.4.2. La porte NON ET (NAND) ...............................................................................42
5.5. CIRCUITS OU EXCLUSIF (XOR) et NON OU EXCLUSIF (XNOR) ........................44
5.5.1. La porte OU Exclusif (XOR) ............................................................................44
5.5.2. La porte NON OU Exclusif (XNOR) .................................................................45
5.6. SYMBOLIQUE DES OPERATIONS DE BASE .......................................................46
5.7. MISE SOUS FORME ALGEBRIQUE DES CIRCUITS LOGIQUES ........................48
5.7.1. Circuit renfermant des INVERSEURS .............................................................49
5.8. MATERIALISATION CIRCUITS A PARTIR D’EXPRESSIONS BOOLEENNES .....50
5.9. ALGEBRE DE BOOLE ............................................................................................51
5.9.1. Postulats..........................................................................................................51
5.9.2. Théorème de Boole pour une variable ............................................................51
5.9.3. Théorèmes pour plusieurs variables................................................................52
5.9.4. Théorème de DE MORGAN ............................................................................53
6. CIRCUITS LOGIQUES COMBINATOIRES ...................................................................54
6.1. SOMME DE PRODUITS .........................................................................................54
6.2. SIMPLIFICATION DES CIRCUITS LOGIQUES ......................................................55
6.3. SIMPLIFICATION ALGEBRIQUE............................................................................55
6.4. CONCEPTION DES CIRCUITS LOGIQUES COMBINATOIRES............................56
6.5. LA METHODE DES TABLES DE KARNAUGH.......................................................58
6.5.1. La construction de la table de Karnaugh .........................................................58
6.5.2. Réunion ...........................................................................................................60
6.5.2.1. Réunion de doublet (de paires) ..................................................................60
6.5.2.2. Réunion de quartets (groupes de quatre) ..................................................61
6.5.2.3. Réunion d’octets (groupes de huit) ............................................................62
6.5.3. Le processus de simplification au complet ......................................................62
6.5.4. Les conditions indifférentes .............................................................................63
6.6. LES FONCTIONS STANDARDS COMBINATOIRES .............................................64
6.7. LE MULTIPLEXEUR ...............................................................................................65
6.8. LE DECODEUR ......................................................................................................68
6.9. LE COMPARATEUR ...............................................................................................70
7. LES MEMOIRES ELEMENTAIRES ...............................................................................72
7.1. ETUDE DE LA FONCTION MEMOIRE ...................................................................72
7.1.1. Enoncé du problème .......................................................................................72
7.2. GRAPHE DES ETATS STABLES ...........................................................................73
7.2.1. Définition: États stables, états transitoires.......................................................73
7.2.2. Construction du graphe des états stables. ......................................................73
7.3. MATRICE PRIMITIVE .............................................................................................75
7.4. MATRICE A DECLENCHEMENT PRIORITAIRE....................................................76
7.4.1. Matrice contractée ...........................................................................................76

Instrumentation
7.4.2. Équation de variable secondaire et équation de sortie ....................................76

7.4.3. Logigramme d’une mémoire à déclenchement prioritaire................................77
7.5. MEMOIRE A ENCLENCHEMENT PRIORITAIRE...................................................78
7.5.1. Matrice concentrée ..........................................................................................78
7.5.2. Equation de la variable secondaire et équation de la sortie Q.........................78
7.5.3. Logigramme d’une mémoire à enclenchement prioritaire................................78
7.6. TABLE DE VERITE D’UNE MEMOIRE RS .............................................................79
7.7. MEMOIRE SYNCHRONISEE (RST OU RSH) ........................................................81
7.7.1. Logigramme ....................................................................................................81
7.7.2. Table de vérité.................................................................................................81
7.7.3. Avantages des entrées synchronisées ............................................................81
7.7.4. Inconvénients de la mémoire RST ..................................................................82
7.8. MEMOIRE D A VEROUILLAGE (D LATCH) ...........................................................83
7.8.1. Logigramme ....................................................................................................83
7.8.2. Table de vérité.................................................................................................83
8. LES BASCULES ............................................................................................................84
8.1. MODE DE COMMANDES D’UNE BASCULE .........................................................84
8.1.1. Structure Maître Esclave .................................................................................84
8.1.2. Fonctionnement...............................................................................................85
8.1.3. Déclenchement par les fronts du signal d’horloge...........................................85
8.1.4. Combinaison de la structure maître esclave et du fonctionnement sur front
(bascule dite ‘DATA LOCK OUT’) .............................................................................86
8.2. LES DIFFERENTES BASCULES............................................................................87
8.2.1. Les bascules RST (ou RSH) ...........................................................................87
8.2.1.1. Description et symbole ...............................................................................87
8.2.1.2. La bascule RST ‘Maître Esclave’ réalise la fonction comptage ..................87
8.2.1.3. Avantages et Inconvénients de la bascule RST ‘Maître Esclave’...............88
8.2.2. Bascule D ........................................................................................................88
8.2.3. La bascule JK..................................................................................................89
8.3. APPLICATIONS DES BASCULES..........................................................................91
8.3.1. Les registres a decalage .................................................................................91
8.3.2. Les compteurs asynchrones............................................................................92
8.3.2.1. Compteurs à cycle complet ........................................................................92
8.3.2.2. Compteur réversible (à cycle complet) .......................................................94
8.3.2.3. Compteur à cycle incomplet .......................................................................94
8.3.2.4. Avantages et Inconvénients des compteurs asynchrones .........................96
8.3.3. Les compteurs synchrones..............................................................................97
8.3.3.1. Table de vérité d’une bascule JC ...............................................................98
8.3.3.2. Compteurs synchrones à cycle complet.....................................................99
8.3.3.3. Compteurs synchrones à cycle incomplet ................................................102
9. LES COMPTEURS INTÉGRÉS...................................................................................106
9.1. COMPTEURS A CHARGEMENT ASYNCHRONES 74192 ET 74193..................106
9.1.1. Symboles logiques ........................................................................................107
9.1.2. Mise en série de plusieurs compteurs ...........................................................108
9.1.3. Chronogramme de fonctionnement ...............................................................109
9.2. COMPTEURS A CHARGEMENT ASYNCHRONES 74190 ET 74191.................111
9.2.1. Symbole logique............................................................................................112

Instrumentation
9.2.2.1. Mise en série asynchrone ........................................................................113

9.2.2.2. Mise en série synchrone ..........................................................................113
9.2.3. Chronogrammes de fonctionnement .............................................................115
9.3. COMPTEURS CHARGEMENT SYNCHRONES 74160, 74162, 74162 ET 74163117
9.3.1. Symboles logiques ........................................................................................118
9.3.3. Diviseur de fréquence par N..........................................................................120
9.3.4. Compteur de 0 à N (N+1 états) .....................................................................121
9.3.5. Compteurs allant de N1 à N2 ........................................................................122
9.3.6. Chronogrammes de fonctionnement .............................................................123
10. LES MEMOIRES .......................................................................................................125
10.1. GÉNÉRALITÉS ...................................................................................................125
10.1.1. Capacité d’une mémoire..............................................................................125
10.1.2. Organisation ................................................................................................126
10.1.3. Mode d’accès ..............................................................................................126
10.1.4. Rapidité .......................................................................................................127
10.2. LES MEMOIRES MORTES.................................................................................128
10.2.1. Architecture d’une mémoire morte ..............................................................128
10.2.2. Différents types de mémoires ‘mortes’ ........................................................130
10.2.2.1. Les mémoires mortes programmées par masque (MROM) ...................130
10.2.2.2. Les mémoires mortes programmables ...................................................130
10.2.2.3. Les mémoires ‘mortes’ effaçables et programmables (EPROM)............131
10.2.2.4. Les mémoires mortes effaçables électriquement (EEPROM) ................131
10.2.3. Récapitulatif des différentes mémoires mortes............................................131
10.3. LES MEMOIRES VIVES (RAM) ..........................................................................132
10.3.1. Architecture des mémoires vives.................................................................132
10.3.2. Différents types de mémoires vives.............................................................133
10.3.2.1. Les mémoires vives ‘statiques’...............................................................133
10.3.2.2. Les mémoires vives ‘dynamiques’..........................................................134
10.3.3. Création de circuit de sélection d’adresse ...................................................134
11. SOMMAIRE DES FIGURES ......................................................................................138
12. SOMMAIRE DES TABLES ........................................................................................140

Instrumentation
1. OBJECTIFS
Le but de ce cours est de permettre à un futur instrumentiste de connaître bases de
logique en automatismes sur un site industriel à dominance pétrolière.
En fin de cours, dans le domaine de la logique en automatisme, le participant devra être

capable de :
Connaître les systèmes de numération en base 2, base 8, base 10 et base 16,
Savoir convertir les différents systèmes de numération,
Avoir une connaissance sur la logique combinatoire qui est impérative pour la
programmation de PLC et DCS.
Connaître les éléments de logique séquentielle.

Instrumentation
2. LES SYSTEMES DE NUMERATION ET LES CODES

Le système de numération binaire est le plus important de ceux utilisés dans les circuits
numériques. Il est le seul que ces circuits soient capables d’utiliser. Il ne faut pour autant
pas négliger l’importance des autres systèmes.
Le système décimal est aussi important en raison de son utilisation universelle pour
représenter les grandeurs du monde courant.
De ce fait, il faudra parfois convertir des valeurs décimales en valeurs binaires avant de
pouvoir les traiter dans un circuit numérique.
Exemple : Lorsque vous composez un nombre décimal sur votre calculatrice (ou sur le
clavier de votre ordinateur), les circuits internes convertissent ce nombre décimal en une
valeur binaire.
De même, il y aura des situations où des valeurs binaires données par un circuit
numérique devront être converties en valeurs décimales pour qu’on puisse les lire.
Exemple : Votre calculatrice (ou votre ordinateur) calcule la réponse à un problème au

moyen du système binaire puis converties ces réponses en des valeurs décimales avant
de les afficher.
Nous connaissons les systèmes binaire et décimal, étudions maintenant deux autres
systèmes de numération très répandus dans les circuits numériques. Il s’agit des
systèmes de numération octale (base de 8) et hexadécimal (base de 16) qui servent
tous les deux au même but, soit celui de constituer un outil efficace pour représenter de
gros nombres binaires.

Instrumentation
2.1. REPRESENTATION DES NOMBRES
Le nombre de symboles utilisés caractérise le numéro de la base.
Exemple :
En base 10, nous avons les 10 symboles (0,1,…,9)
En base 2, nous avons les 2 symboles (0,1)
En base 3, nous avons les 3 symboles (0, 1, 2)
En base 16, nous avons besoin de 16 symboles, nous utiliserons les 10 chiffres
plus les lettres de A à F soit : 0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F
Remarque :
Il faut remarquer que le choix de symboles chiffres facilite grandement les choses, cette
facilité découlant de notre grande habitude du système décimal (10 symboles).
Le poids d’un chiffre dépend de sa position dans le nombre. Nous parlons de numération
de position soit :
Un nombre dans une base ‘b’ positive s’écrit :
Nb = an . an-1 … a1 . a0 , a-1 … a-m

Ce qui correspond aux opérations :
NB = an . bn + an-1 . bn-1 + a1 . b1 + a0 . b0 + a-1 . b-1 … a-m . b-m

L’indice de b indique la base dans laquelle le nombre est calculé.
Remarque : La formule ci-dessus donne N dans la base dont laquelle on effectue les
opérations (ici la base B). Pour nous, ce sera généralement la base de 10.
Un chiffre est nommé ‘bit’ (contraction de binary digit). Le bit associé au poids le plus
faible de la base est le LSB (Least Signification Bit), celui associé au poids le plus fort est
le MSB (Most Signification Bit)

Instrumentation
2.2. CONVERSION BINAIRE - DECIMAL
1 1 0 1 1 Binaire
1.24 + 1.23 + 0.22 + 1.21 + 1.20
16 + 8 + 0 + 2 + 1 = 2710 Décimal
Voyons un autre exemple avec un plus grand nombre de conversion :
1 0 1 1 0 1 0 1 Binaire
1.27 + 0.26 + 1.25 + 1.24 + 0.23 + 1.22 + 0.21 + 1.20
128 + 0 + 32 + 16 + 0 + 4 + 0 + 1 = 18110 Décimal
Vous remarquez que la méthode consiste à trouver les poids (les puissances de 2) pour
chaque position du nombre où il y a 1, puis à additionner le tout.
Remarquez aussi que le bit de poids le plus fort a un poids de 27 même s’il s’agit du
huitième bit ; il en est ainsi parce que le bit de poids le plus faible est le premier bit et que
son poids est toujours 20.
2.3. CONVERSION DECIMAL - BINAIRE
La méthode qui convient le mieux aux petits nombres est une démarche qui est basée
sur la numération de position en binaire. Le nombre décimal est simplement exprimé
comme une somme de puissances de 2, puis on inscrit des 1 et des 0 vis-à-vis des
positions binaires appropriées.
Voici un exemple :
4510 = 32 + 8 + 4 + 1 = 25 + 0 + 23 + 22 + 0 + 20 = 1 0 1 1 0 12
Notons qu’il y a un 0 vis-à-vis des positions 21 et 24, puisque ces positions ne sont pas
utilisées pour trouver la somme en question. Il s’agit d’une méthode par essais successifs
(tâtonnement).
2.3.1. Conversion de la partie entière
Cette méthode convient mieux aux grands nombres décimaux ; il s’agit de répéter la
division par 2.

Instrumentation
La partie entière d’un nombre peut s’exprimer comme suit :
NB = an . bn + an-1 . bn-1 + … +a1 . b1 + a0 . b0

Si nous divisons NB par la base b, nous obtenons l’expression suivante :
NB / b = (an . bn-1 + an-1 . bn-2 + … + a1 . b0) … et … (a0)

a0 apparaît comme le reste de la division de N entier par b ; a1 est le reste de la division du
quotient par b. On opère donc par divisions successives par b.
Cette méthode de conversion est illustrée ci-après pour le nombre 2510. Nous utilisons des
divisions répétitives par 2 du nombre décimal à convertir. A chaque division nous
obtenons un quotient et un reste.
Nous devons effectuer les divisions jusqu’à obtenir un quotient nul.
Il est important de noter que le nombre binaire résultant s’obtient en écrivant le premier
reste à la position du bit de poids le plus faible (LSB) et le dernier reste à la position du bit
de poids le plus fort (MSB).
Exemple :
25 / 2 = 12 Reste 1 Poids faible (LSB)

12 / 2 = 6 Reste 0
6/2 = 3 Reste 0
3/2 = 1 Reste 1
1/2 = 0 Reste 1 Poids fort (MSB)
2510 = 1 1 0 0 12
2.3.2. Conversion de la partie fractionnaire
La conversion de la partie fractionnaire s’obtient par l’opérateur inverse, soit la

multiplication.
La partie fractionnaire d’un nombre peut s’exprimer comme suit :
NB = a-1 . b-1 + a-2 . b-2 + … + a-m-1 . b-m-1 + a-m . b-m

Si nous multiplions NB par la base b, nous obtenons l’expression suivante :

Instrumentation
NB . b = a-1…(a-2 . b-1 + … +a-m-1 . b-m-2 + a-m . b-m-1)

a-1 apparaît comme la partie entière de la multiplication N fractionnaire par b ; a-2 est la
partie entière de la multiplication par b du reste ; a-3 est la partie entière de la multiplication
par nouveau reste par b.
On opère donc par multiplications successives par b.
Cette méthode de conversion est illustrée ci-après pour le nombre 0,37510. Nous utilisons
des multiplications successives par 2 du nombre décimal à convertir. A chaque
multiplication nous obtenons une partie entière et un reste.
Il est important de noter que le nombre binaire résultant s’obtient en écrivant le premier
chiffre à la position du bit de poids le plus fort (MSB).
Exemple :
0,375 x 2 = 0,75 Partie entière = 0 Reste = 0,75 Poids fort (MSB)

0,75 x 2 = 1,5 Partie entière = 1 Reste = 0,5
0,5 x 2 = 1,0 Partie entière = 1 Reste = 0
N10 = 0,372 correspond à N2 = 0,011

On peut remarquer qu’un nombre fini dans une base peut conduire à une suite infinie dans
une autre.
2.4. SYSTEME DE NUMERATION OCTAL
Le système de numération octal a comme base huit, ce qui signifie qu’il prend huit
symboles possibles, soit 0, 1, 2, 3, 4, 5, 6 et 7. Ainsi, chaque chiffre dans un nombre octal
a une valeur comprise entre 0 et 7.
Voici les poids de chacune des positions à un nombre octal :
…. . ….
83 82 81 80 8-1 8-2 8-3
2.4.1. Conversion Octal – Décimal
On convertit un nombre octal en son équivalent en multipliant chaque chiffre octal par son
poids positionnel.

Instrumentation
Exemple :
. . .
3728 = 3 (8²) + 7 (81) + 2 (80)
. . .
= 3 64 + 7 8 + 2 1
= 25010
2.4.2. Conversion Décimal – Octal
Il est possible de convertir un nombre décimal entier en son équivalent octal en employant
la méthode de la répétition de divisions, la même qu’on a utilisée pour la conversion
décimal binaire, mais cette fois ci en divisant par 8 plutôt que par 2.
Exemple :
266 / 8 = 33 Reste 2
33 / 8 = 4 Reste 1
4/8 = 0 Reste 4
26610 = 4128
Notez que le premier reste devient le chiffre de poids le plus faible du nombre octal et que
le dernier reste devient le chiffre de poids le plus fort.
Si on utilise une calculatrice pour faire les divisions, on aura comme résultat un nombre
avec une partie fractionnaire plutôt qu’un reste.
On calcule toutefois le reste en multipliant la fraction décimale par 8. Par exemple, avec la
calculatrice, la réponse de la division 266 / 8, est 33,25.
En multipliant la partie décimale par 8, on trouve un reste de 0,25 x 8 = 2.
De même, 33 / 8 donne 4,125, d’où un reste de 0,125 x 8 = 1.
2.4.3. Conversion Octal – Binaire
Le principal avantage du système de numération octal réside dans la facilité avec laquelle
il est possible de passer d’un nombre octal à un nombre binaire.
Cette conversion s’effectue en transformant chaque chiffre du nombre octal en son

équivalent binaire de 3 chiffres.

Instrumentation
Vous voyez dans le tableau ci-dessous les huit symboles octaux exprimés en binaire.
Chiffre octal 0 1 2 3 4 5 6 7
Equivalent binaire 000 001 010 011 100 101 110 111
Table 1 : Les symboles octaux exprimés en binaire
Au moyen de ce tableau, tout nombre octal est converti par la transformation de chacun
des chiffres. Par exemple, la conversion de 4728 va comme suit :
4 7 2
100 111 010
Donc le nombre octal 4728 est équivalent au nombre binaire 100111010.
2.4.4. Conversion Binaire – Octal
La conversion d’un nombre binaire en un nombre octal est tout simplement l’inverse de la
marche à suivre précédente.
Il suffit de faire avec le nombre binaire des groupes de trois bits en partant du chiffre de
poids le plus faible, puis de convertir ces triplets en partant du chiffre de poids le plus
faible, puis de convertir enfin ces triplets en leur équivalent octal (voir tableau 1 ‘Les
symboles octaux exprimés en binaire’).
A titre d’illustration, convertissons 10001110102 en octal :
100 111 010

4 7 28
Parfois, il arrivera que le nombre binaire ne forme pas un nombre juste de groupe de trois.
Dans ce cas, on pourra ajouter un ou deux zéros à gauche du bit de poids le plus fort pour
former le dernier triplet (si on lit de droite à gauche).
Exemple : Le nombre binaire 11010110 :
011 010 110

3 2 68
Notez l’ajout d’un zéro à gauche du bit de poids le plus fort pour obtenir un nombre juste
de triplets.
Instrumentation
2.5. SYSTEME DE NUMERATION HEXADECIMAL
Le système hexadécimal a comme base 16, ce qui implique 16 symboles de chiffres

possibles, qui, dans ce cas, sont les dix chiffres 0 à 9 plus les lettres majuscules A, B, C,
D, E et F.
Le tableau ci-après expose les rapports entres les systèmes hexadécimal, décimal et
binaire. Vous remarquerez que chaque chiffre hexadécimal a comme équivalent binaire un
groupe de 4 bits.
Hexadécimal Décimal Binaire

0 0 0000
1 1 0001
2 2 0010
3 3 0011
4 4 0100
5 5 0101
6 6 0110
7 7 0111
8 8 1000
9 9 1001
A 10 1010
B 11 1011
C 12 1100
D 13 1101
E 14 1110
F 15 1111
Table 2 : Les rapports entre hexadécimal, décimal et binaire
La représentation hexadécimale est principalement utilisée pour représenter un nombre

binaire sous forme plus compact. Un nombre hexadécimal comprend 4 fois moins de
chiffres.

Instrumentation
2.5.1. Conversion Hexadécimal – Décimal
Un nombre hexadécimal peut être converti en son équivalent décimal en exploitant le fait
qu’à chaque position d’un chiffre hexadécimal est attribué un poids ; dans ce cas-ci le
nombre 16 élevé à une certaine puissance.
Le chiffre de poids le plus faible a un poids de 160 = 1, le chiffre immédiatement à gauche

a un poids de 161 = 16, l’autre chiffre immédiatement à gauche, un poids de 162 = 256, et
ainsi de suite.
Exemple :
35616 = 3.162 + 5.161 + 6.160

= 768 + 80 + 6
= 85410
2AF16 = 2.162 + 10.161 + 15.160

= 512 + 160 + 15
= 68710
2.5.2. Conversion Décimal – Hexadécimal
Vous vous rappelez peut-être que pour la conversion décimale binaire nous avons eu
recours à la répétition de divisions par 2, que pour la conversion décimale octale, à la
répétition de division par 8.
Donc, pour convertir un nombre décimal en un nombre hexadécimal, il faut procéder de la

même façon, mais cette fois ci en divisant par 16.
Vous remarquerez comment les restes des divisions deviennent les chiffres du nombre
hexadécimal ; de plus, comment les restes supérieurs à 9 sont exprimés au moyen des
lettres de A à F.
Exemple :
Conversion du nombre 42310 en hexadécimal :
423 / 16 = 26 Reste 7
26 / 16 = 1 Reste 10

Instrumentation
1 / 16 = 0 Reste 1
42310 = 1A716
2.5.3. Conversion Hexadécimal – Binaire
Comme le système de numération octal, le système de numération hexadécimal se veut

une façon abrégée de représenter les nombres binaires. La conversion d’un nombre
hexadécimal en un nombre binaire ne pose vraiment pas de difficulté, puisque chaque
chiffre hexadécimal est remplacé par son équivalent binaire de 4 bits (voir ‘tableau des
codes’).
Exemple :
Conversion du nombre 9F216 en binaire :
9F216 = 9 F 2
= 1001 1111 0010
= 1001111100102
2.5.4. Conversion Binaire – Hexadécimal
Cette conversion est tout simplement l’inverse de la précédente. Le nombre binaire est
divisé en groupes de quatre bits, puis on substitue à chaque groupe son chiffre
hexadécimal équivalent. Au besoin, on ajoute des zéros à gauche pour obtenir un dernier
groupe de 4 bits.
Exemple :
11101001102 = 0011 1010 0110

= 3 A 6
= 3A616
Pour passer d’un nombre hexadécimal à son équivalent binaire, il faut connaître la suite
des nombres binaires de quatre bits (0000 à 1111) ainsi que le nombre correspondant en
hexadécimal.
Dès que cette correspondance devient un réflexe automatique, les conversions se font
rapidement sans calculs. C’est ce qui explique pourquoi le système hexadécimal est si
pratique pour représenter de grands nombres binaires.

Instrumentation
2.5.5. Comptage Hexadécimal
Lorsque l’on compte selon le système hexadécimal, la valeur dans la position du nombre
croît par pas de 1 depuis 0 jusqu’à F.
Quand le chiffre dans une position est F, le chiffre suivant dans cette position est 0 et le
chiffre immédiatement à gauche est augmenté de 1. C’est ce qu’on voit dans les suites de
nombres hexadécimaux suivantes :
1ère suite de nombres : 38, 39, 3A, 3B, 3C, 3D, 3E, 3F, 40, 41, 42
2ème suite de nombres : 6F8, 6F9, 6FA, 6FB, 6FC, 6FD, 6FE, 6FF, 700
Notez que le chiffre qui suit 9 dans une position est A.
2.5.6. Utilité du système Hexadécimal
La facilité avec laquelle se font les conversions entre les systèmes binaire et hexadécimal
explique pourquoi le système hexadécimal est devenu une façon abrégée d’exprimer de
grands nombres binaires. Dans un ordinateur, il n’est pas rare de retrouver des nombres
binaires jusqu’à 64 bits de longueur.
Ces nombres binaires, comme nous le verrons, ne sont pas toujours des valeurs
numériques, mais peuvent correspondre à un certain code représentant des
renseignements non numériques. Dans un ordinateur, un nombre binaire peut être :
Un vrai nombre,
Un nombre correspondant à un emplacement (adresse) en mémoire,
Un code d’instruction,
Un code correspondant à un caractère alphabétique ou non numérique,
Un groupe de bits indiquant la situation dans laquelle se trouvent des dispositifs

internes et externes de l’ordinateur.
Quand vous allez devoir travailler avec beaucoup de nombres binaires très longs, il est
plus judicieux et plus rapide d’écrire ces nombres en hexadécimal plutôt qu’en binaire.
Toutefois, ne perdez pas de vue que les circuits et les systèmes numériques fonctionnent
exclusivement en binaire et que c’est par pur souci de commodité pour les opérateurs
qu’on emploie la notation hexadécimale.

Instrumentation
2.6. LE CODE BCD
L’action de faire correspondre à des nombres, des lettres ou des mots un groupe spécial
de symboles s’appelle codage et le groupe de symboles un code.
Un des codes que vous connaissez peut être le mieux est le code Morse dans lequel on
utilise une série de points et de traits pour représenter les lettres de l’alphabet.
Nous avons vu que tout nombre décimal pouvait être converti en son équivalent binaire. Il
est possible de considérer le groupe de 0 et de 1 du nombre binaire comme un code qui
représente le nombre décimal.
Quand on fait correspondre à un nombre décimal son équivalent binaire, on dit qu’on fait
un codage binaire pur.
Les circuits numériques fonctionnent avec des nombres binaires exprimés sous une forme
ou un autre durant leurs opérations internes, malgré que le monde extérieur soit un monde
décimal. Cela implique qu’il faut effectuer fréquemment des conversions entre les
systèmes binaire et décimal.
Nous savons que pour les grands nombres, les conversions de ce genre peuvent être
longues et laborieuses. C’est la raison pour laquelle on utilise dans certaines situations un
codage des nombres décimaux qui combine certaines caractéristiques du système binaire
et du système décimal.
Le BCD s’appelle en français Code Décimal codé Binaire (CDB). Si on représente chaque
chiffre d’un nombre décimal par son équivalent binaire, on obtient le code dit décimal codé
binaire (abrégé dans le reste du texte par BCD).
Comme le plus élevé des chiffres décimaux est 9, il faut donc 4 bits pour coder les
chiffres.
Exemple :
Nous prenons le nombre décimal 874 et en changeant chaque chiffre pour son équivalent
binaire, cela nous donne :
8 7 4 Décimal
1000 0111 0100 BCD
De nouveau, on voit que chaque chiffre a été converti en son équivalent binaire pur.
Notez qu’on fait toujours correspondre 4 bits à chaque chiffre.
Le code BCD établit donc une correspondance entre chaque chiffre d’un nombre décimal
et un nombre binaire de 4 bits.
Instrumentation
Évidemment, seuls les groupes binaires 0000 à 1001 sont utilisés. Le code BCD ne fait
pas usage des groupes 1010, 1011, 1100, 1101, 1110 et 1111.
Autrement dit, seuls les dix des 16 combinaisons des 4 bits sont utilisés. Si l’une des
combinaisons « inadmissibles » apparaît dans une machine utilisant le code BCD, c’est
généralement le signe qu’une erreur s’est produite.
2.6.1. Comparaison entre code BCD et nombre binaire
Il importe de bien réaliser que le code BCD n’est pas un autre système de numération
comme les systèmes octal, décimal ou hexadécimal. En fait, ce code est le système
décimal dont on a converti les chiffres en leur équivalent binaire. En outre, il faut bien
comprendre qu’un nombre BCD n’est pas un nombre binaire pur. Quand on code selon le
système binaire pur, on prend le nombre décimal dans son intégralité et on le convertit en
binaire, sans le fractionner.
Quand on code en BCD, c’est chaque chiffre individuel qui est remplacé par son
équivalent binaire.
Exemple :
Nous prenons le nombre 137 et trouvons son nombre binaire pur puis son équivalent
BCD :
13710 = 100010012 (binaire)
13710 = 0001 0011 0111 (BCD)
Le code BCD nécessite 12 bits pour représenter 137 tandis que le nombre binaire pur n’a
besoin que de 8 bits. Il faut plus de bits en BCD qu’en binaire pur pour représenter les
nombres décimaux de plus d’un chiffre.
Comme vous le savez, il en est ainsi parce que le code BCD n’utilise pas toutes les
combinaisons possibles de groupes de 4 bits ; c’est un code peu efficace.
Le principal avantage du code BCD provient de la facilité relative avec laquelle on passe
de ce code à un nombre décimal, et vice versa. Il ne faut retenir que les groupes de 4 bits
des chiffres 0 à 9.
C’est un avantage non négligeable du point de vue du matériel, puisque dans un système
numérique que sont des circuits logiques qui ont la charge d’effectuer ces conversions.

Instrumentation
2.7. LE CODE GRAY OU BINAIRE REFLECHI
Il s’agit d’un code construit de telle manière que le passage d’une valeur à la suivante ne
nécessite que la modification d’un seul bit. On dit que deux valeurs ne diffèrent que d’un
seul bit sont adjacentes.
Binaire Binaire
Décimal
naturel Réfléchi
0000 0 0000
0001 1 0001
0010 2 0011
0011 3 0010
0100 4 0110
0101 5 0111
0110 6 0101
0111 7 0100
1000 8 1100
1001 9 1101
1010 10 1111
1011 11 1110
1100 12 1010
1101 13 1011
1110 14 1001
1111 15 1000
Table 3 : Tableau du code gray
On constate dans le tableau ci-dessus que deux valeurs adjacentes ne sont pas
nécessairement côte à côte mais sont toujours symétriques par rapport à un des axes.
Ce code ne permet pas d’effectuer des opérations arithmétiques. En revanche, le code

gray nous sera très utile plus tard pour effectuer des simplifications sur les fonctions
logiques.
Instrumentation
Mais aussi le code Gray sert souvent dans des situations ou d’autres codes, comme le
code binaire, peuvent produire des résultats erronés au moment des transitions entraînant
le changement de plusieurs bits dans le code.
Par exemple dans le code binaire naturel lorsque l’on passe de la valeur 0111 à la valeur
1000, les 4 bits changent en même temps. Or au niveau d’un dispositif réel cette situation
est quasi impossible. Il y aura donc plusieurs états transitoires qui vont être générés.
Exemple :
0111→1111→1011→1001→1000
Ces états transitoires pourront être pris en compte et entraîner un fonctionnement

incorrect du dispositif. Par contre cette situation est impossible si l’on utilise le code Gray
puisqu’un seul bit est changé à la fois au cours d’une transition.
Ces codes sont utilisés pour la réalisation de capteurs de position angulaire servant dans
des asservissements. Ces capteurs peuvent être composés d’une source lumineuse et
d’un disque sur lequel on a gravé un motif tel que des cellules photosensibles reproduisent
directement la combinaison désirée.

Instrumentation
2.8. RECAPITULATIF DES DIFFERENTS CODES
Binaire Binaire
Décimal Octal Hexadécimal
naturel Réfléchi
0000 00 00 0 0000
0001 01 01 1 0001
0010 02 02 2 0011
0011 03 03 3 0010
0100 04 04 4 0110
0101 05 05 5 0111
0110 06 06 6 0101
0111 07 07 7 0100
1000 08 10 8 1100
1001 09 11 9 1101
1010 10 12 A 1111
1011 11 13 B 1110
1100 12 14 C 1010
1101 13 15 D 1011
1110 14 16 E 1001
1111 15 17 F 1000
Table 4 : Tableau récapitulatif des différents codes

Instrumentation
2.9. LES CODES ALPHANUMERIQUES
Un ordinateur ne serait pas d’une grande utilité s’il était capable de traiter l’information non
numérique. Je veux dire par là qu’un ordinateur doit reconnaître des codes correspondant
à des nombres, des lettres, des signes de ponctuation et des caractères spéciaux.
Les codes de ce genre sont dit alphanumériques. Un ensemble de caractères complet

doit renfermer les 26 lettres minuscules, les 26 lettres majuscules, les dix chiffres, les 7
signes de ponctuation et entre 20 à 40 caractères spéciaux comme +, /, #,%.
On peut conclure qu’un code alphanumérique reproduit tous les caractères et les diverses
fonctions que l’on retrouve sur un clavier standard d’un ordinateur.
2.9.1. Le code ASCII
Le code alphanumérique le plus connu et répandu est bien sûr le code ASCII (American
Standard Code for Information Interchange), on le retrouve dans la majorité des micro-
ordinateurs et des téléphones portables, etc.…
Le code ASCII (prononcé « aski ») standard est un code sur 7 bits, on peut donc
représenter grâce à lui 27 = 128 éléments codés. C’est amplement suffisant pour
reproduire toutes les lettres courantes d’un clavier et les fonctions de contrôle comme
(RETOUR) et (INTERLIGNE).
Le tableau ci-dessous contient le code ASCII standard. Dans ce dernier, en plus du

groupe binaire de chaque caractère, on a donné l’équivalent hexadécimal.

Instrumentation
0..3 0 1 2 3 4 5 6 7
0 NUL DLE Space 0 Nat P ` p
1 SOH DC1 ! 1 A Q a q
2 STX DC2 ‘’ 2 B R b r
3 ETX DC3 # 3 C S c s
4 EOT DC4 $ 4 D T d t
5 ENQ NAK % 5 E U e u
6 ACK SYN & 6 F V f v
7 BEL ETB ‘ 7 G W g w
8 BS CAN ( 8 H X h x
9 HT EM ) 9 I Y i y
A LF SUB * : J Z j z
B VT ESC + ; K Nat k Nat
C FF FS , < L Nat l Nat
D CR GS - = M Nat m Nat
E SO RS . > N ^ n ~
F SI US / ? O _ o DEL
Table 5 : Liste partielle du code ASCII
Un défaut majeur du code ASCII, pour une utilisation en Europe est l’absence de
caractères accentués. Certains constructeurs de matériel informatique ont modifié le code
ASCII, en remplaçant certains caractères peu utilisés par les caractères accentués.
IBM a préféré ajouter un huitième bit au code ASCII, les caractères accentués
correspondant alors à des codes supérieurs à 128 ; le code IBM, qui est utilisé dans toute
la gamme des ordinateurs PC et compatibles, permet également de représenter des petits
dessins, quelques lettres grecques et des caractères semi graphiques (barres horizontales
et verticales, …).

Instrumentation
SOH Début d’en-tête US Séparateur de sous-articles

STX Début de texte RS Séparateur d’articles
ETX Fin de texte GS Séparateur de groupes
EOT Fin de transmission RS Séparateur de fichiers
ENQ Demande BEL Sonnerie
ACK Accusé de réception SO Hors code
DLE Echappement de transmission SI En code
NAK Accusé de réception négatif CAN Annulation
SYN Synchronisation EM Fin de support
ETB Fin de bloc de transmission SUB Substitution
BS Espace arrière ESC Echappement
HT Tabulateur horizontal SP Espace
LF Interligne NUL Nul
CR Retour de chariot DEL Oblitération
DC1 Marche lecteur DC2 Embrayage perforateur
DC3 Arrêt lecteur DC4 Débrayage perforateur
NAT Usage national
Table 6: Légende du code ASCII

Instrumentation
3. ARITHMETIQUE BINAIRE
Les diverses opérations arithmétiques qui interviennent dans les ordinateurs et les
calculatrices portent sur des nombres exprimés en notation binaire. En tant que telle,
l’arithmétique numérique peut être un sujet très complexe, particulièrement si nous
voulons comprendre toutes les méthodes de calcul et la théorie sur laquelle elle s’appuie.
Heureusement ; il n’est pas nécessaire d’enseigner la théorie complète de l’arithmétique

complète aux techniciens, tout au moins avant que vous soyez devenus des
programmeurs expérimentés.
Dans ce chapitre, nous allons concentrer nos efforts sur les principes de bases qui nous
permettent de comprendre comment les ordinateurs réalisent les opérations arithmétiques
de base. Nous traiterons uniquement la représentation des nombres entiers.
D’abord nous verrons comment effectuer manuellement les opérations arithmétiques en

binaire, par la suite nous verrons les circuits logiques réels qui matérialisent quelques
unes des opérations dans un système numérique.
3.1. REPRESENTATION DES NOMBRES ENTIERS POSITIFS
Les ordinateurs travaillent en base 2 (binaire). Nous devrons donc représenter nos
nombres décimaux en binaire.
Nous utiliserons pour les nombres entiers positifs leur représentation équivalente en
binaire. Les ordinateurs ayant des dimensions physiques finies, un nombre de bits
(variables logiques) maximum seront admissible en fonction de la machine, ce qui nous
limitera dans la grandeur des nombres.
Dans le cas d’une représentation sur 8 bits, nous pouvons représenter 256 valeurs soit les
nombres de 0 à 255.
Dans le cas général d’une représentation sur N bits, nous avons :
Nombre de valeur 2N,
De 0 à 2N-1.
3.2. ADDITION BINAIRE
L’addition de deux nombres binaires est parfaitement analogue à l’addition de deux

nombres décimaux. En fait, l’addition binaire est plus simple puisqu’il y a moins de cas à
apprendre.

Instrumentation
Revoyons d’abord l’addition décimale :
376
+ 431
= 807
On commence par additionner les chiffres du rang de poids faible, ce qui donne 7. Les
chiffres du deuxième rang sont ensuite additionnés, ce qui donne une somme de 10, soit 0
plus un report de 1 sur le troisième rang. Pour le troisième rang, la somme des deux
chiffres plus le report de 1 donne 8.
Les mêmes règles s’appliquent à l’addition binaire. Cependant, il n’y a que quatre cas, qui
peuvent survenir lorsqu’on additionne deux chiffres binaires et cela quel que soit le rang.
Ces quatre cas sont les suivants :
0+0 = 0
1+0 = 1
1+1 = 10 = 0 + report de 1 sur le rang de gauche
1+1+1 = 11 = 1 + report de 1 sur le rang de gauche
Le dernier cas ne se produit que lorsque, pour un certain rang, on additionne deux 1 plus
un report de 1 provenant du rang de droite.
Voici quelques exemples d’additions binaires :
011 (3) 1001 11,011

+ 110 (6) + 1111 + 10,110
= 1001 (9) = 11000 = 110,001
Il n’est pas nécessaire d’étudier des additions ayant plus de deux nombres binaires, parce
que dans tous les systèmes numériques les circuits qui additionnent ne traitent pas plus
de deux nombres à additionner, on trouve la somme des deux premiers puis on additionne
cette somme au troisième nombre, et ainsi de suite.
Ce n’est pas véritablement un inconvénient, puisque les machines numériques modernes

peuvent généralement réaliser une opération d’addition en quelques nanosecondes.
L’addition est l’opération arithmétique la plus importante dans les systèmes numériques.
Les opérations de soustraction, de multiplication et de division effectués par les
ordinateurs ne sont essentiellement que des variantes de l’opération d’addition.

Instrumentation
3.3. REPRESENTATION DES NOMBRES ENTIERS SIGNES
Nous devons définir une convention pour représenter le signe en binaire. La plupart des
ordinateurs traient aussi bien les nombres négatifs que les nombres positifs.
La première solution consiste à ajouter un bit au nombre. Celui-ci est appelé bit de signe.
La convention la plus simple consiste à attribuer au signe positif l’état 0 et au signe négatif
l’état 1. Nous appelons cette convention comme étant une représentation signe grandeur.
On utilise le bit de signe pour indiquer si le nombre binaire mémorisé est positif ou négatif.
Exemple :
A6 A5 A4 A3 A2 A1 A0
0 1 1 0 1 0 0 = + 5210
Bit de signe Grandeur = 5210
A6 A5 A4 A3 A2 A1 A0
1 1 1 0 1 0 0 = - 5210
Bit de signe Grandeur = 5210

Instrumentation
Les nombres reproduits sur l’exemple ci-dessus sont formés d’un signe de bit et de six bits
de grandeurs. Ces derniers correspondent à l’équivalent binaire exact de la valeur
décimale présentée.
Bien que la notation signe grandeur soit directe, les ordinateurs et les calculatrices n’y ont
généralement pas recours, en raison de la complexité pour réaliser des opérations
arithmétiques avec cette notation. On utilise plutôt dans ces machines, pour représenter
les nombres binaires signés, la notation en complément à 2.
Avant d’aborder le déroulement de tout ceci, il importe de voir comment on obtient

l’équivalent en complément à 1 et l’équivalent en complément à 2, d’un nombre binaire.
3.3.1. Notation en complément à 1
Le complément à 1 d’un nombre binaire s’obtient en changeant chaque 0 par un 1 et

chaque 1 par un 0. Autrement dit, en complétant chaque bit du nombre.
Exemple :
101101 Nombre binaire initial

010010 Complément de chaque bit pour obtenir le complément à 1
On dit que le complément à 1 de 101101 est 010010.
Le complément à 1 d’un nombre est donc l’inversion de chaque bit à l’aide de la fonction
logique NON.
Nous pouvons donc exprimer le complément à 1 par l’équation ci-dessous :
Complément à 1 de N : C1 (N) = not N
3.3.2. Notation en complément à 2
Le complément à 2 est très largement utilisé car c’est la représentation naturelle des
nombres négatifs. Si nous faisons la soustraction 2-3 nous obtenons immédiatement -1
représenté en complément à 2.
0010 Nombre 2 en binaire sur 4 bits

-0011 Nombre 3 en binaire sur 4 bits
=1111 Résultat de la soustraction, il y a un emprunt

Instrumentation
Nous allons voir que ‘1111’ est la représentation du nombre -1 sur 4 bits.
Le complément à 2 d’un nombre binaire s’obtient simplement en prenant le complément à

1 de ce nombre et en ajoutant 1 au bit de son rang de poids le plus faible.
Exemple :
Conversion pour 1011012 = 4510 :
101101 Equivalent binaire de 45

010010 Inversion de chaque bit pour obtenir le complément à 1
+ 1 Addition de 1 pour obtenir le complément à 2
= 010011 Le complément à 2 du nombre binaire initial
Le complément à 2 d’un nombre est donc l’inversion de chaque bit à l’aide de la fonction
logique NON, puis l’addition de 1.
Nous pouvons donc exprimer le complément à 2 par l’équation ci-dessous :
Complément à 2 de N : C2 (N) = C1 (N) + 1 = not N+1
Voici la valeur du nombre -1 sur 4 bits. Nous commençons par exprimer le nombre 1 sur 4
bits puis nous appliquons la règle de calcul du complément à 2.
0001 Equivalent binaire de 1 sur 4 bits

1110 Inversion de chaque bit pour obtenir le complément à 1
+ 1 Addition de 1 pour obtenir le complément à 2
= 1111 Le complément à 2 du nombre 1, soit – 1
3.3.3. Étude de nombre binaires signés en complément à 2
Voici comment on écrit des nombres binaires signés en utilisant la notation en

complément à 2.
Si le nombre est positif, sa grandeur est la grandeur binaire exacte et son bit de signe est
un 0 devant le bit de poids le plus fort. C’est ce qu’on peut voir sur l’exemple cité
précédemment pour + 4510.

Instrumentation
Exemple :
0 1 0 1 1 0 1 = +4510
Bit de signe Grandeur exacte
1 0 1 0 0 1 1 = -4510
Bit de signe Complément à 2
Si le nombre est négatif, sa grandeur est le complément à 2 de la grandeur exacte et son

bit de signe est un 1 à gauche du bit de poids le plus fort, regardez la représentation du
nombre -4510 ci-dessus.
La complémentation à 2 d’un nombre signé transforme un nombre positif en un nombre

négatif et vice versa.
La notation en complément à 2 est employée pour exprimer les nombres binaires signés
parce que, comme nous le verrons, on parvient grâce à elle à soustraire en effectuant en
réalité une addition.
Cela est non négligeable dans le cas des ordinateurs, puisque avec les mêmes circuits,
nous parvenons à soustraire et à additionner.
Dans de nombreuses situations, le nombre de bits est fixé par la longueur des registres
qui contiennent les nombres binaires, d’où la nécessité d’ajouter des 0 pour avoir le
nombre de bits requis.
Exemple :
Nous allons exprimer +2 au moyen de 5 bits :
+2 = 00010
11101 Complément à 1
+ 1 Ajouter 1
= 11110 Le complément à 2 du chiffre -2 sur 5 bits

Instrumentation
4. LA LOGIQUE COMBINATOIRE
4.1. DEFINITIONS
4.1.1. Les états logiques
L’algèbre booléenne se distingue principalement de l’algèbre ordinaire par des constantes

et des variables qui ne peuvent prendre que les deux valeurs possibles 0 et 1. Une
variable booléenne est une grandeur qui peut, à des moments différents, avoir la valeur 1
ou 0.
Les variables booléennes servent souvent à représenter un état d’un système. Nous
pouvons dire qu’une lampe est soit allumée, soit éteinte.
Nous traduirons cela en indiquant que la lampe est soit à 1 (pour allumée) ou soit à 0
(pour éteinte). Ceci est la même chose avec un interrupteur qui est soit ouvert (0) ou soit
fermé (1).
Ainsi les valeurs booléennes 0 et 1 ne représentent pas des nombres réels mais plutôt
l’état logique d’une variable. Dans le domaine de la logique numérique, on utilise d’autres
expressions qui sont synonymes de 0 et 1.
Niveau logique 0 Niveau logique 1
Faux Vrai
Arrêt Marche
Bas Haut
Non Oui
Ouvert Fermé
Table 7 : Les diverses appellations des états logiques
4.1.2. Logique positive et logique négative
Par convention lorsque le niveau actif 1 est supérieur au niveau 0 on dit qu’on utilise la
convention logique positive, dans le cas contraire, on dit que l’on utilise la convention
logique négative.

Instrumentation
Exemple :
Soit une variable binaire représentée par une tension pouvant prendre deux valeurs (0V,
+5V) il est possible de définir les niveaux logique comme l’indique les tableaux ci-dessous.
Tension Niveau logique
0V Bas 0
+5 V Haut 1
Table 8 : La logique positive (1)
Tension Niveau logique
0V Haut 1
+5 V Bas 0
Table 9 : La logique positive (2)
4.1.3. Les variables logiques
Une variable logique est une grandeur qui ne peut prendre que les deux états logiques. Ils
s’excluent mutuellement.
Nous les symboliserons par 0 ou 1.
4.1.4. Les fonctions logiques
Une fonction logique est une variable logique dont la valeur dépend d’autres variables.
L’algèbre de Boole est un outil qui permet d’exprimer les effets qu’ont les divers circuits
numériques sur les variables logiques et de les manipuler en vue de déterminer la
meilleure façon de matérialiser une certaine fonction logique.
Parce qu’il n’y a que deux valeurs possibles, l’algèbre booléenne ne se manipule plus
aisément que l’algèbre ordinaire.
En algèbre booléenne, il n’y a pas de fraction, de partie décimale, de nombre négatif, de

racine carrée, de racine cubique, de logarithmes, de nombres imaginaires….

Instrumentation
En fait dans cette algèbre, on ne retrouve que trois opérations élémentaires :
La fonction logique OU (OR), nous utiliserons le symbole (+),
La fonction logique ET (AND), nous utiliserons le symbole (.),
La fonction logique d’inversion NON (NOT).

Instrumentation
4.2. FONCTIONS LOGIQUES A UNE ET DEUX VARIABLES
Le fait que les variables d’entrées aient un nombre de valeurs possibles fini implique
l’existence d’un nombre fini de fonctions pour un nombre donné de variables.
Nous allons commencer par étudier les fonctions logiques possibles avec une variable
puis avec deux variables.
L’étude de ces deux cas nous permet de découvrir tous les opérateurs de base de
l’algèbre de Boole donc des systèmes logiques.
4.2.1. Fonctions d’une variable
Une variable, comme nous avons vu tout à l’heure, à deux états logiques (0 et 1), nous
obtenons ainsi 4 fonctions possibles avec cette unique variable (22).
Variable Fonctions F1.0 = constante = 0

A F1.0 F1.1 F1.2 F1.3 F1.1 = A
0 0 0 1 1 F1.2 = non A = not A = A
1 0 1 0 1 F1.3 = constante = 1
Table 10 : Les fonctions d’une variable
4.2.2. Fonctions de deux variables
Dans le cas de deux variables, nous avons 4 combinaisons possibles. Nous obtenons
ainsi 16 fonctions possibles avec ces deux variables (24).
Variables Fonctions F2.x

A B 0 1 2 3 4 5 6 7 8 9 A B C D E F
0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
1 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Table 11 : Les fonctions de deux variables

Instrumentation
4.3. TABLE DE VERITE
De nombreux circuits logiques possèdent plusieurs entrées mais seulement une sortie.
Une table de vérité nous fait connaître la réaction d’un circuit logique (sa valeur de sortie)
aux diverses combinaisons de niveaux logiques appliqués aux entrées.
B A X
0 0 ?
0 1 ?
1 0 ?
1 1 ?
Table 12 : Table de vérité à 2 entrées
C B A X
0 0 0 ?
0 0 1 ?
0 1 0 ?
0 1 1 ?
1 0 0 ?
1 0 1 ?
1 1 0 ?
1 1 1 ?

Instrumentation
D C B A X
0 0 0 0 ?
0 0 0 1 ?
0 0 1 0 ?
0 0 1 1 ?
0 1 0 0 ?
0 1 0 1 ?
0 1 1 0 ?
0 1 1 1 ?
1 0 0 0 ?
1 0 0 1 ?
1 0 1 0 ?
1 0 1 1 ?
1 1 0 0 ?
1 1 0 1 ?
1 1 1 0 ?
1 1 1 1 ?
Dans chacune de ces tables, toutes les combinaisons possibles de 0 et de 1 pour les
entrées (D, C, B, A) apparaissent à gauche, tandis que le niveau logique résultant de la
sortie X, est donné à droite. Pour le moment, il n’y a que des « ? » dans ces colonnes, car
les valeurs de sortie sont différentes pour chaque circuit.
Remarque :
Notez que dans la table de vérité à deux entrées il y a quatre lignes, que dans celle à trois
entrées il y a huit lignes et que dans la table à quatre entrées, il y en a seize.
Vous avez bien compris que pour une table de N entrées, il y a 2N lignes. De plus, vous
remarquez sans doute que la succession des combinaisons correspond à la suite du
comptage binaire, de sorte que la détermination de toutes les combinaisons est directe et
qu’on ne peut pas en oublier.

Instrumentation
5. LES OPERATIONS LOGIQUES ELEMENTAIRES
5.1. L’OPERATEUR OU (OR)
Soit deux variables logiques indépendantes, A et B. Quand on combine A et B au moyen

de la fonction logique OU, le résultat X est exprimé selon l’expression suivante :
X=A+B
Dans cette équation, le signe + indique un OU logique. La fonction de sortie est active si A
OU B est actif. Le fonctionnement de cet opérateur est défini par la table de vérité
suivante :
A B X=A+B
0 0 0
0 1 1
1 0 1
1 1 1
Table 15 : Table de vérité de l’opérateur OU
5.1.1. La porte OU (OR)
Figure 1: Symbole de la porte OU à deux entrées
Une porte OU à deux entrées est un circuit dont la sortie est active si l’une ou l’autre des
entrées est actives.
De manière générale, la fonction de sortie d’une porte OU à n entrées est active (niveau 1)
si une seule entrée est active (niveau logique 1). La fonction de sortie est inactive (niveau
logique 0) si toutes les entrées sont inactives (niveau logique 0).

Instrumentation
5.2. L’OPERATEUR ET (AND)
Soit deux variables logiques indépendantes, A et B. Quand on combine A et B au moyen

de la fonction logique ET, le résultat X s’exprime symboliquement par l’expression
suivante :
X=A.B
Dans cette expression, le signe (.) signifie l’opération booléenne ET, dont les règles
d’opération sont données dans la table de vérité ci-dessous :
A B X=A.B
0 0 0
0 1 0
1 0 0
1 1 1
Table 16 : Table de vérité de l’opérateur ET
D’après cette table, vous pouvez facilement déduire que la fonction logique ET correspond
à la multiplication en binaire. Quand A ou B est 0, le produit est nul ; quand A et B sont à
1, leur produit est 1. Il nous est donc possible d’affirmer que dans l’opération ET la
réponse est 1 si seulement si toutes les entrées sont à 1, et qu’elle est 0 dans tous les
autres cas.
5.2.1. La porte ET (AND)
Figure 2: Symbole de la porte ET à deux entrées
La figure ci-dessus nous fait voir la porte ET à deux entrées. La sortie de cette porte est
égal au ET logique des deux entrées, c'est-à-dire X = A. B
Exprimée autrement, la porte ET est un circuit logique qui active sa sortie (niveau logique
1) seulement quand lorsque toutes ses entrées sont actives (1). Dans tous les autres cas,
la sortie de la porte ET est inactive (niveau logique 0).
Instrumentation
De manière générale, la fonction de sortie d’une porte ET à n entrées est active (niveau
logique 1) uniquement lorsque toutes les entrées sont actives (niveau logique 1).
La sortie d’une porte ET est inactive (niveau logique 0) si une seule des entrées est
inactive (niveau logique 0).
5.3. L’OPERATEUR NON (NOT)
L’opérateur NON, contrairement aux opérateurs ET et OU, ne concerne qu’une variable

d’entrée. Par exemple, si la variable A est soumise à une opération NON, le résultat est
donné par l’expression suivante :
X=A
L’opération NON porte également le nom d’inversion ou de complémentation. On trouve

un autre signe pour indiquer une inversion : il s’agit de point d’exclamation ( !). Donc :
!A = A
A X=A
0 1
1 0
Table 17 : Table de vérité de l’opérateur NON
5.3.1. Le circuit inverseur (NOT)
On peut voir sur la figure suivante le symbole d’un circuit NON, appelé plus couramment
inverseur. Un tel circuit n’a toujours qu’une entrée, et sa sortie prend le niveau logique
opposé du niveau logique de l’entrée.
Figure 3: Symbole de la porte NON

Instrumentation
5.4. LES PORTES NON OU (NOR) et NON ET (NAND)
En technique numérique, on retrouve très souvent deux autres types de portes logiques :
la porte NON-OU (NOR) et la porte NON-ET (NAND).
En réalité, ces deux portes correspondent à des combinaisons d’opérations élémentaires

ET, OU et NON, et il est relativement facile de les décrire au moyens des fonctions de
l’algèbre booléenne que vous connaissez déjà.
5.4.1. La porte NON OU (NOR)
Figure 4: Symbole de la porte NON OU
On peut voir sur la figure ci-dessus le symbole de la porte NON OU à deux entrées. Vous
constaterez que c’est le symbole d’une porte OU sauf qu’il y a un petit rond à la pointe. Ce
petit rond correspond à une opération d’inversion. Ainsi, la porte NON-OU a un
fonctionnement analogue à une porte OU suivie d’un INVERSEUR.
L’expression de sortie d’une porte NON-OU est : X = A + B
La table de vérité que nous allons voir ci après nous apprend que la sortie d’une porte
NON-OU est exactement l’inverse de celle d’une porte OU pour toutes les combinaisons
des entrées.
A B X = A+ B
0 0 1
0 1 0
1 0 0
1 1 0
Table 18 : Table de vérité de l’opérateur NON OU
De manière générale, la fonction de sortie d’une porte NON-OU à n entrées est active
(niveau logique 1) uniquement lorsque toutes les entrées sont inactives (niveau logique
Instrumentation
0). La sortie d’une porte NON-OU est inactive (niveau logique 0) si une seule des entrées
est active (niveau logique 1).
Par le théorème de DE MORGAN, nous pouvons montrer que la porte NOR est équivalent
à:
W = A+ B = A×B
5.4.2. La porte NON ET (NAND)
Figure 5: Symbole de la porte NON ET
Vous voyez que c’est le symbole de la porte ET sauf qu’il y a un petit rond à la pointe.
Encore une fois, ce petit rond correspond à une opération d’inversion. Ainsi, la porte NON-
ET a un fonctionnement analogue à une porte ET suivie d’un INVERSEUR.
L’expression de la sortie d’une porte NON-ET est : X = A × B
A B X = A× B
0 0 1
0 1 1
1 0 1
1 1 0
Table 19 : Table de vérité de l’opérateur NON ET
La table de vérité montrée ci-dessus nous apprend que la sortie d’une porte NON-ET est
exactement l’inverse de celle d’une porte ET pour toutes les combinaisons des entrées.

Instrumentation
De manière générale, la fonction de sortie d’une porte NON-ET à n entrées est active
(niveau logique 1) si une seule des entrées est inactive (niveau logique 0). La sortie d’une
porte NON-ET est inactive (niveau logique 0) uniquement lorsque toutes les entrées sont
actives (niveau logique 1).
Par le théorème de DE MORGAN nous pouvons montrer que la porte NAND est
équivalent à :
X = A× B = A + B

Instrumentation
5.5. CIRCUITS OU EXCLUSIF (XOR) et NON OU EXCLUSIF (XNOR)
Deux circuits logiques spéciaux qui interviennent souvent dans les systèmes numériques :
le circuit OU exclusif et le circuit NON-OU exclusif.
5.5.1. La porte OU Exclusif (XOR)
Figure 6: Symbole de la porte OU exclusif
La sortie d’une porte OU exclusif est au niveau haut seulement lorsque les deux entrées
sont à des niveaux logiques différents. Une porte OU exclusif n’a toujours que deux
entrées. On veut dire par là qu’il n’existe pas de portes OU exclusif à trois ou quatre
entrées.
Ces deux entrées sont combinées pour que : X = A B + AB
On abrège cette expression ainsi : X = A ⊕ B
A B X = A⊕ B
0 0 0
0 1 1
1 0 1
1 1 0
Table 20 : Table de vérité de l’opérateur OU exclusif
De manière générale, la fonction de sortie d’une porte OU exclusive indique la différence

entre les deux signaux d’entrées. La sortie est active (niveau logique 1) si l’état logique
des entrées est différent.

Instrumentation
5.5.2. La porte NON OU Exclusif (XNOR)
Figure 7 : Symbole de la porte NON OU exclusif
Le circuit NON-OU exclusif a un fonctionnement exactement opposé à celui du OU

exclusif. La sortie d’une porte NON-OU exclusif est au niveau haut seulement lorsque les
deux entrées sont à des niveaux logiques identiques.
L’expression de ce dernier est : X = AB # AB
On abrège ainsi l’expression : X = A ⊕ B
A B X = A⊕ B
0 0 1
0 1 0
1 0 0
1 1 1
Table 21 : Table de vérité de l’opérateur NON OU exclusif
De manière générale, la fonction de sortie d’une porte NON-OU exclusive indique l’égalité
entre les deux signaux d’entrées. La sortie est active (niveau logique 1) si l’état logique
des entrées est identique. Le fonctionnement de cette porte correspond à un comparateur
à un bit.
L’opérateur NON-OU exclusif a une propriété particulière. L’inversion de sortie peut être
reportée sur l’une ou l’autre des entrées, soit :
A⊕ B = A ⊕ B = A⊕ B
Nous pourrons démontrer cette propriété avec l’algèbre de boole.

Instrumentation
5.6. SYMBOLIQUE DES OPERATIONS DE BASE
Fonction logique Symbole européen Symbole américain Table de vérité
es
OUI (YES)
00
s=e
11
NON (NO) es
01
s=e 10
abs
ET (AND)
000
010
s=a.b
100
111
abs
OU (OR)
000
011
s=a+b
101
111
abs
NON ET (NAND)
001
011
s = a×b 101
110
abs
NON OU (NOR)
001
010
s = a+b 100
110

Instrumentation
Fonction logique Symbole européen Symbole américain Table de vérité
abs
OU exclusif (EXOR)
000
011
s = a⊕b
101
110
abs
NON OU exclusif
(EXNOR) 001
010
s = a⊕b 100
111
Table 22 : Tableau récapitulatif des symboles des portes logiques

Instrumentation
5.7. MISE SOUS FORME ALGEBRIQUE DES CIRCUITS LOGIQUES
Tout circuit logique, quelle que soit sa complexité, peut être décrit au moyens des
opérations booléennes déjà décrites parce que la porte ET, la porte OU et la porte NON
sont les circuits constitutifs élémentaires des systèmes numériques.
En recourant à l’expression booléenne de chacune des portes, on peut facilement trouver

l’équation correspondant à la sortie.
Exemple :
Figure 8: Exemple de constitution d’un circuit avec une porte ET et une porte OU
La sortie de la porte ET a pour expression : A. B
Cette combinaison est une entrée de porte OU dont l’autre entrée est le signal C.
Cette dernière porte a pour effet d’additionner logiquement ses entrées, ce qui donne
comme expression de sortie : X = A. B + C (Cette dernière équation aurait bien pu s’écrire
aussi X = C + A. B, puisque l’ordre des termes dans une fonction OU n’a pas
d’importance).
Il est convenu que dans une expression contenant des opérateurs ET et OU, ce sont les
opérateurs ET qui sont appliqués en premier, sauf s’il y a des parenthèses ; dans ce cas, il
faut évaluer toute chose avant l’expression entre parenthèses.
Cette règle déterminant l’ordre des opérations est la même que celle en vigueur dans
l’algèbre courante.
Figure 9: Exemple de circuit logique dont l’expression de la sortie est entre parenthèses

Instrumentation
Voici un exemple supplémentaire, le résultat de la porte OU est simplement A + B. La

sortie de cette porte aboutit à l’entrée de la porte ET, alors que l’autre entrée de cette
dernière reçoit le signal C.
L’expression de la sortie de la porte Et est donc : X = (A + B) . C
Vous remarquez que l’emploi des parenthèses permettent d’indiquer que l’opérateur OU
s’applique d’abord sur A et B.
Ensuite l’opérateur ET est appliqué sur la sortie de la porte OU et l’entrée C.
Sans les parenthèses, notre interprétation serait erronée, car X = A + B . C signifie que A
est réuni dans une porte OU avec le produit B .C
L’opérateur ET (.) est prioritaire sur l’opérateur OU.
5.7.1. Circuit renfermant des INVERSEURS
Chaque fois qu’un INVERSEUR se trouve dans le schéma d’un circuit logique, son
équation est simplement l’expression de son entrée surmontée d’un trait.
Exemples :
Figure 10: Exemple avec un inverseur sur l’entrée A de la porte OU
Sur cet exemple, l’entrée A passe par un INVERSEUR dont la sortie est A . Cette sortie
de l’inverseur est réunie dans une porte OU avec B, de sorte que l’équation de sortie de
cette porte est égale à A + B
Figure 11: Exemple avec un inverseur sur la sortie de la porte OU

Instrumentation
Sur cette exemple, la sortie de la porte OU égale A + B, sortie qui vient alimenter un
INVERSEUR. La sortie X de ce dernier devient donc ( A + B) , puisque toute l’expression
est inversée.
5.8. MATERIALISATION CIRCUITS A PARTIR D’EXPRESSIONS

BOOLEENNES
Si l’opération d’un circuit est définie par une expression booléenne, il est possible de
tracer directement un diagramme logique à partir de cette expression.
Par exemple, si on a besoin d’un circuit tel que X = ABC, on sait immédiatement qu’il nous
faut une porte ET à trois entrées. Le raisonnement qui nous a servi pour ces cas simples
peut être étendu à des circuits plus complexes.
Exemple :
Supposons que l’on veuille construire un circuit dont la sortie est Y = AC + BC + A BC
Cette expression booléenne est constituée de trois termes ( AC , BC , A BC ) qui sont

additionnés logiquement. On en déduit qu’il nous faut une porte OU à 3n entrées
auxquelles sont appliquées respectivement les signaux AC , BC , A BC.
Chaque entrée de la porte OU est un produit logique, ce qu’il signifie qu’il a fallu 3 portes
ET alimentées par les entrées appropriées pour produire ces termes.
Nous pouvons donc en déduire facilement le circuit logique que nous devons réaliser.
Figure 12: Exemple de construction d’un circuit logique à partir d’une expression
booléenne

Instrumentation
5.9. ALGEBRE DE BOOLE
Nous avons vu comment l’algèbre de Boole peut servir à analyser un circuit logique et à
exprimer ce dernier sous forme mathématique. Nous allons commencer par les deux
postulats qui régissent l’algèbre de BOOLE.
5.9.1. Postulats
Nous avons deux postulats :

A+ A =1
A× A = 0
Ces deux postulats traduisent le fait que l’inverse d’une variable ne peut jamais prendre la
même valeur que la variable.
Nous apprendrons ultérieurement qu’un manquement à ces postulats est possible lors de
régimes transitoires dans les circuits.
Ce manquement peut entraîner un comportement aléatoire sur les fonctions dépendantes

de ces variables.
5.9.2. Théorème de Boole pour une variable
Le théorème de Boole est une règle qui permet de simplifier les expressions logiques et,
par la même occasion, les circuits logiques.
Selon les théorèmes suivants, X est une variable logique prenant soit la valeur 0, soit la
valeur 1 :
X ×0 = 0
X ×1 = 1
X×X = X
X×X =0
X +0 = X
X +1 = X
X+X =X
X + X =1
Avant de vous présenter les autres théorèmes de Boole, nous tenons à mentionner que
dans les théorèmes ci-dessus, la variable X peut correspondre à une expression
renfermant plus d’une variable.

Instrumentation
Par exemple, si nous avons AB( AB), nous pouvons affirmer, en posant X = AB et d’après
le théorème, que l’équation est égale à 0.
5.9.3. Théorèmes pour plusieurs variables
Les théorèmes suivants portent sur plus d’une variable :
Théorème n°1 : X + Y = Y + X
Théorème n°2 : X . Y = Y . X
Théorème n°3 : X + ( Y + Z ) = (X + Y) + Z = X + Y + Z
Théorème n°4 : X ( YZ ) = ( XY ) Z = XYZ
Théorème n°5 : X ( Y + Z ) = XY + XZ
Théorème n°6 : ( W + X ) . (Y + Z ) = WY + XY + WZ + XZ
Théorème n°7 : X + XY = X
Théorème n°8 : X + XY = X + Y
Les théorèmes 1 et 2 montrent que ET et OU sont des lois de composition

commutatives (commutativité), donc de l’ordre de la multiplication ou de l’addition
logique de deux variables n’a pas d’importance, que le résultat reste le même.
Les théorèmes 3 et 4 montrent que ET et OU sont des lois de composition associatives

(associativité), qui indiquent que l’on peut grouper, comme l’on veut, les variables dans
une expression de multiplication ou d’addition logique.
Les théorèmes 5 et 6 font voir que la multiplication logique est distributive par rapport à
l’addition logique, c'est-à-dire que l’on veut développer une expression en la multipliant
terme à terme, tout comme dans l’algèbre ordinaire. Ce théorème démontre également
que l’on peut mettre en facteur une expression. On veut dire par là que si nous avons une
somme de termes, chacun renfermant une variable commune, il est possible de mettre
cette variable en facteur, comme on le fait en algèbre ordinaire.
Il est facile de se rappeler des théorèmes 1 à 6 puisqu’ils sont identiques à ceux de

l’algèbre ordinaire. Par contre, les théorèmes 7 et 8 ne se retrouvent pas en algèbre
ordinaire. On peu les démontrer en passant en revue toutes les possibilités de X et Y.
Tous ces théorèmes sont d’une grande utilité pour simplifier une expression logique, c'est-
à-dire pour obtenir une expression comptant moins de termes. L’expression simplifiée

Instrumentation
permet de réaliser un circuit moins complexe que celui correspondant à l’expression

originale.
5.9.4. Théorème de DE MORGAN
Deux des plus importants théorèmes de l’algèbre booléenne nous ont été légué par le
mathématicien De Morgan. Les théorèmes de De Morgan se révèlent d’une grande utilité
pour simplifier des expressions comprenant des sommes ou des produits de variables
complémentés.
Voici ces deux théorèmes :
1er théorème : ( X + Y ) = X × Y
2ème théorème : ( X × Y ) = X + Y
Le 1er théorème de De Morgan affirme que la somme logique complémentée de deux

variables est égale au produit logique des compléments de ces deux variables.
De même, le 2ème théorème stipule que le produit logique complémenté de deux variables
est égal à la somme logique des compléments de ces deux variables est égal à la somme
logique des compléments de ces deux variables
La démonstration de ces deux théorèmes se fait simplement en considérant toutes les

possibilités de X et de Y.
Bien que ces théorèmes aient été formulés pour les variables simples X et Y, ils
demeurent aussi vrais pour les cas où X et Y sont des expressions comprenant plusieurs
variables.
A titre d’illustration, appliquons ces théorèmes à l’expression suivante :
( AB + C ) = ( AB ) × C
Le résultat trouvé peut être simplifié une autre fois, car on y retrouve encore un produit
logique complémenté. En vertu du 2ème théorème, il vient :
AB × C = ( A + B) × C
Comme B = B , le résultat définitif est alors :
AB × C = AC + BC

Instrumentation
6. CIRCUITS LOGIQUES COMBINATOIRES

Au chapitre précédent, nous nous sommes penchés sur l’étude de l’ensemble des portes
logiques élémentaires et avons réussi au moyen de l’algèbre booléenne, à décrire et à
analyser des circuits matérialisés par des combinaisons de portes logiques.
On peut qualifier ces circuits logiques de combinatoires du fait qu’à tout moment le niveau
logique recueilli en sortie ne dépend que de la combinaison des niveaux logiques
appliqués aux entrées.
Un circuit combinatoire ne possède aucun mécanisme de rétention (mémoire), par

conséquent sa sortie réagit seulement aux signaux présents sur ses entrées.
Dans ce chapitre, nous allons donc voir les circuits combinatoires. D’abord nous poussons
plus en avant la simplification (minimisation) des circuits. Pour cela, nous utiliserons deux
méthodes :
L’algèbre booléenne et une technique graphique,
Les tables de Karnaugh.
6.1. SOMME DE PRODUITS
Les méthodes de simplification et de conception des circuits logiques que nous allons voir
exigent que l’on exprime les équations logiques sous la forme d’une somme de produits,
dont voici quelques exemples :
ABC + ABC
AB + A BC + C D + D
A B + CD + EF + GK
Chacune des ces trois expressions d’une somme de produits est formée d’au moins deux
termes d’un produit logique (terme ET) mis en relation avec l’opérateur OU.
Chaque terme ET comprend une ou plusieurs variables exprimées sous sa forme normale
ou sa forme complémentée.
Par exemple, dans la somme de produits ABC + A BC , le premier produit logique est
constitué des variables A,B et C non complémentées, tandis que le second produit
comprend la variable B non complémentées et les variables A et C complémentées. Notez
que dans une somme de produits, le signe de complémentation ne peut pas surmonter
plus d’une variable d’un terme (par ex. on ne peut pas voir ABC ).

Instrumentation
6.2. SIMPLIFICATION DES CIRCUITS LOGIQUES
Dès que l’on dispose de l’expression d’un circuit logique, il peut être possible de minimiser
pour obtenir une équation comptant moins de termes ou moins de variables par terme.
Cette nouvelle équation peut alors servir de modèle pour construire un circuit entièrement
équivalent au circuit original mais qui requiert moins de portes.
Exemple de simplification de circuits logiques:
Figure 13: Exemple de simplification de circuits logiques
Nous avons simplifié le premier circuit, étant donné qu’ils produisent les mêmes décisions
logiques. Il va sans dire que le circuit le plus simple est préférable puisqu’il compte moins
de portes ; il est aussi moins encombrant et moins coûteux à produire.
Dans les chapitres suivants, nous verrons deux façons différentes de simplifier des circuits
logiques. Une première façon est fondée sur l’application des théorèmes de l’algèbre
booléenne ; cette façon, comme nous le verrons, dépend énormément de l’instinct et de
l’expérience.
L’autre façon (les tables de Karnaugh), au contraire, suit une démarche systématique,
semblable à une recette de cuisine.
6.3. SIMPLIFICATION ALGEBRIQUE
Les théorèmes de l’algèbre booléen étudiés au chapitre précédent peuvent nous être d’un
grand secours pour simplifier l’expression d’un circuit logique. Malheureusement, il n’est
pas toujours facile de savoir quels théorèmes il faut invoquer pour obtenir le résultat
minimal. D’ailleurs, rien ne nous dit que l’expression simplifiée est la forme minimale et
qu’il n’y a pas d’autres simplifications possibles.

Instrumentation
Pour toutes ces raisons, la simplification algébrique est souvent un processus

d’approximations successives.
Il existe cependant deux étapes essentielles :
Applications successives des théorèmes de De Morgan en vue d’obtenir une

somme de produit,
Trouver des variables communes pour la mise en facteur de ces dernières.
Exemple :
Z = ABC + AB ( A C )
Z = ABC + AB ( A + C ) : Théorème De Morgan
Z = ABC + AB ( A + C ) : Annulation de la double complémentation
Z = ABC + AB A + AB C : Distribution du ET
Z = ABC + AB + AB C
Z = AC ( B + B ) + AB : Simplification par mise en facteur
Z = AC (1) + AB
Z = AC + AB
6.4. CONCEPTION DES CIRCUITS LOGIQUES COMBINATOIRES
Fréquemment, le cahier des charges d’un circuit logique à concevoir est donné sous forme
textuel (exemple : une analyse fonctionnelle). Cette forme n’est pas utilisable pour
déterminer l’équation d’un circuit. La table de vérité permet de spécifier le fonctionnement
du circuit.
Cette première phrase correspond à la conception du circuit. Les étapes suivantes nous
permettrons de déterminer le schéma logique. Il s’agit alors des étapes de réinitialisation.
La première étape de conception sera vue lors des exercices. Nous allons donné ici toutes
les étapes de réalisations permettant de passer de la table de vérité au schéma logique du
circuit.

Instrumentation
La table de vérité spécifie pour chaque combinaison des entrées le niveau logique de la
sortie. Nous pouvons ensuite déterminer l’expression booléenne du circuit à partir de cette
table de vérité.
Voici la procédure générale qui aboutit à l’expression de la sortie à partir d’une table de
vérité :
Pour chaque cas de la table qui donne 1 en sortie, on écrit le produit logique (terme
ET) qui lui correspond.
On doit retrouver toutes les variables d’entrée dans chaque terme ET soit sous
forme directe soit sous forme complémentée. Dans un cas particulier, si la variable
est 0, alors son symbole est complémenté dans le terme ET correspondant,
On somme logiquement (opérateur OU) ensuite tous les produits logiques

constitués, ce qui donne l’expression définitive de la sortie.
La table de vérité nous permet d’établir l’expression de la sortie sous la forme d’une
somme de produits. Dès lors il est possible de construire le circuit au moyen de portes ET,
OU et NON. Il faut une porte ET pour chaque produit logique et une porte OU dont les
entrées sont les sorties des portes ET.
Généralement, il est possible de simplifier l’expression obtenue. L’objectif est de réaliser le

circuit le plus simple possible. Il sera moins cher et souvent plus rapide !
Exemple :
N° C B A X Equation minterme
0 0 0 0 0
1 0 0 1 0
2 0 1 0 1 CB A
3 0 1 1 1 C BA
4 1 0 0 0
5 1 0 1 0
6 1 1 0 0
7 1 1 1 1 CBA
On voit dans cet exemple qu’il y a trois combinaisons qui produisent une valeur 1 pour la
sortie X. Les termes ET pour chacun de ces combinaisons figurent à droite de la table de
vérité. Nous parlerons de l’équation d’un minterme.

Instrumentation
L’expression complète s’obtient en effectuant des OU logique de ces trois mintermes, ce

qui nous donne :
X = C BA + C BA + CBA
Nous pouvons écrire cette expression logique sous une forme compacte en indiquant
uniquement le numéro des mintermes à 1, soit :
X = ∑ 2,3,7
Nous avons maintenant une équation logique non simplifiée. La première solution est
d’utiliser l’algèbre de Boole pour rechercher l’expression la plus simple. Cela nécessite
beaucoup d’expérience et de pratique. Il existe une méthode graphique efficace : le
tableau de Karnaugh.
6.5. LA METHODE DES TABLES DE KARNAUGH
La table de Karnaugh est un outil graphique qui permet de simplifier de manière

méthodique une équation logique. Nous pourrons obtenir ensuite le schéma optimal
correspondant au circuit logique combinatoire.
Bien que les tables de Karnaugh soient applicables à des problèmes ayant un nombre
quelconque de variables d’entrées, en pratique, ils ne sont plus d’une grande utilité quand
le nombre de variable est supérieur à 6.
En plus, dans cette section de cours, nous n’allons pas aborder de problèmes ayant plus
de quatre entrées.
Les cas de circuits ayant cinq et six entrées sont des problèmes d’envergure. Au-delà, il
est préférable de résoudre les tables de Karnaugh avec un programme informatique.
6.5.1. La construction de la table de Karnaugh
La table de Karnaugh, tout comme la table de vérité, un instrument qui met en évidence la
correspondance entre les entrées logiques et la sortie recherchée.
La figure ci-dessous nous fait voir trois exemples de tableau de Karnaugh pour deux, trois
et quatre variables, ainsi que les tables de vérité correspondantes.

Instrumentation
B A X
0 0 1 BA B
0 1 0 A 0 1
1 0 0 0 1 0
1 1 1 BA 1 0 1
Figure 14: Exemple d’une table de vérité avec son tableau de Karnaugh associé
La table de vérité donne la valeur de la sortie X (figure de gauche), par contre, la tbale de
Karnaugh organise l’information de manière différente. A chaque ligne de la table de vérité
correspond une cellule de la table de Karnaugh.
Mais les cellules dans la table de Karnaugh ne sont pas dans le même ordre.
Par exemple, sur la figure ci-dessus, la ligne B A = 0 0 de la table de vérité correspond à

la cellule située au croisement de B = 0 et A = 0 de la table de Karnaugh.
B A X
0 0 1 BA B
0 1 0 A 0 1
1 0 0 0 1 0
1 1 1 BA 1 0 1
Étant donné que pour cette ligne X vaut 1, on inscrit 1 dans cette cellule. De même ; on
associe à la ligne B A = 1 1 la cellule qui a les coordonnées B = 1 et A = 1. Comme X vaut
1 dans ce cas on retrouve 1 dans celle-ci.
La construction de la table de Karnaugh garanti qu’il n’y a qu’une seule variable qui
change entre deux cases voisines.
Exemple :
Dans la table ci-dessous, nous allons voir le cas de la case située au croisement de C B =
1 1 et A = 0 qui correspond au minterme = CBA

Instrumentation
C B A X CB
0 0 0 1 CBA A 00 01 11 10
0 0 1 1 C BA 0 CBA CB A CB A CBA
0 1 0 1 CB A 1 C BA C BA CBA C BA
0 1 1 0
1 0 0 0 CB
1 0 1 0 A 00 01 11 10
1 1 0 1 CB A 0 1 1 1 0
1 1 1 0 1 1 0 0 0
Nous avons trois cases voisines soit : C BA
Case voisine à droite C B = 10 et A = 0, minterme = CB A la variable B change ;
Case voisine à gauche C B = 0 1 et A = 0, minterme = C BA la variable C change,
Case voisine en bas C B = 1 1 et A = 1, minterme = CBA la variable A change.
Nous voyons donc une autre propriété du tableau de Karnaugh, chaque case à
autant de cases adjacentes qu’il y a de variables.
6.5.2. Réunion
Il est possible de simplifier l’expression de sortie X en combinant selon des règles précises
les cellules de la table de Karnaugh qui contiennent des 1. On donne à ce processus de
combinaison le nom de réunion.
6.5.2.1. Réunion de doublet (de paires)
CB
A 00 01 11 10
0 0 1 0 0
1 0 1 0 0
Figure 15: Exemple de réunion de doublets dans la table de Karnaugh

Instrumentation
L’exemple ci-dessus reproduit la table de Karnaugh correspondant à une certaine table de

vérité à trois variables. Il y a dans cette table deux 1 qui est voisins verticalement.
Ces deux termes peuvent être réunis (combinés), ce qui a pour résultat d’éliminer la
variable A.
Le même principe joue toujours pour tout doublet de 1 voisins verticalement ou

horizontalement. La ligne du haut est considérée comme adjacente à la ligne du bas, idem
pour la colonne de gauche avec la colonne de droite.
Nous pouvons simplifier la variable A par l’algèbre de Boole. L’équation logique du

groupement correspond à la somme logique des deux mintermes, soit :
Minterme de la case du haut : C BA
Minterme de la case du bas : C BA
D’où l’équation : C BA + C BA = C B × ( A + A) = C B × 1 = C B
6.5.2.2. Réunion de quartets (groupes de quatre)
DC
BA 00 01 11 10
00 0 0 0 0 CB
01 0 0 0 0 A 00 01 11 10
11 1 1 1 1 0 0 0 1 1
10 0 0 0 0 1 0 0 1 1
a) X = BA b) X = C
DC DC
BA 00 01 11 10 BA 00 01 11 10
00 0 0 0 0 00 1 0 0 1
01 0 1 1 0 01 0 0 0 0
11 0 1 1 0 11 0 0 0 0
10 0 0 0 0 10 1 0 0 1
c) X = CA d) X = C A
Figure 16: Exemple de réunion de quartets

Instrumentation
Il peut arriver qu’une table de Karnaugh contienne quatre 1 qui soient adjacents. La figure
ci-dessus regroupe plusieurs exemples de quartets.
En a), les quatre 1 sont voisins horizontalement, alors qu’en b), il le sont verticalement.
La table en c) renferme quatre 1 arrangés en carré qui sont considérés adjacents les uns
aux autres. Les quatre 1 de d) sont aussi adjacents, parce que, comme nous l’avons déjà
dit, dans une table de Karnaugh les lignes du haut et du bas et les colonnes de droite et
gauche considérées comme adjacentes.
6.5.2.3. Réunion d’octets (groupes de huit)
Quand on réunit huit 1 adjacents, on dit qu’on réunit un octet de 1 adjacents. On peut voir
sur la figure ci-dessous deux exemples de réunion d’octets. La réunion d’un octet dans
une table de Karnaugh à quatre variables donne lieu à l’élimination de trois variables.
DC DC
BA 00 01 11 10 BA 00 01 11 10
00 0 0 0 0 00 1 0 0 1
01 1 1 1 1 01 1 0 0 1
11 1 1 1 1 11 1 0 0 1
10 0 0 0 0 10 1 0 0 1
a) X = A b) X = C
Figure 17: Exemple de réunion d’octets
6.5.3. Le processus de simplification au complet
Nous venons de voir comment la réunion de doublets, de quartets et d’octets de 1

adjacents dans une table de Karnaugh aboutit à une expression simplifiée.
Il est clair que plus une réunion regroupe de 1, plus le nombre de variables éliminées est
grand. Plus précisément encore, une réunion de deux 1 provoque l’élimination d’une
variable, une réunion de quatre 1, l’élimination de deux variables et une réunion de huit 1,
l’élimination de trois variables et ainsi de suite.
La réunion de 2n 1 permet de simplifier n variables. Voici les étapes à suivre pour simplifier
une expression booléenne en recourant à la méthode des tables de Karnaugh :
Dessinez la table de Karnaugh et placez des 1 dans les carrés correspondant aux
lignes de la table de vérité dont la sortie est 1. Mettez des 0 dans les autres carrés,
Instrumentation
Étudiez la table de Karnaugh et repérez les groupes possibles. Trouvez les plus
grands,
Commencez ensuite par encercler les 1, dit isolés, qui ne font parties que d’un seul
groupe. Cela signifie que pour ces 1, il n’existe qu’une seule possibilité de
groupement,
Continuez ensuite à prendre les groupes les plus grands qui incluse des 1 (au
minimum un seul) qui ne font pas partie d’un autre groupe,
Vous devez prendre tous les 1 de la table de Karnaugh. Il est possible d’utiliser
plusieurs fois le même 1,
Effectuez des OU logique entre tous les termes résultant des réunions.
6.5.4. Les conditions indifférentes
Certains circuits logiques peuvent être conçus pour certaines combinaisons d’entrée ne
correspondent aucun état logique particulier pour la sortie. La principale raison est souvent
que ces combinaisons d’entrées ne doivent jamais survenir. En d’autres mots, il y a
certaines combinaisons d’entrée pour lesquels il nous importe peu que la sortie soit
HAUTE ou BASSE.
Exemple :
CB
C B A Z A 00 01 11 10
0 0 0 0 0 0 0 1 X
0 0 1 0 1 0 0 1 1
0 1 0 0 Z=A
0 1 1 X
1 0 0 X CB
1 0 1 1 A 00 01 11 10
1 0 0 1 0 0 0 1 1
1 0 1 1 1 0 0 1 1
Figure 18: Exemple d’application de Karnaugh avec des états différents

Instrumentation
Dans cette table aucun état de la sortie Z ne figure pour les combinaisons C B A = 100 et
C B A = 0 1 1. Au contraire, on a mis un X. Ce X signifie une condition indifférente.
Plusieurs raisons peuvent expliquer la présence de conditions indifférentes, la plus

courante étant que dans certaines situations ces combinaisons d’entrée ne peuvent jamais
survenir, par conséquent, il est inutile de préciser pour elles une valeur de sortie.
En présence de conditions indifférentes, nous devons préciser quel x de sorite est

remplacé par un 0 et quel x est remplacé par un 1. Le choix est donné en recherchant la
façon la plus efficace de grouper les 1 adjacents de la table de Karnaugh. L’objectif est
d’obtenir l’expression la plus simple.
6.6. LES FONCTIONS STANDARDS COMBINATOIRES
Lorsque le problème à résoudre comprend plus de quatre ou cinq entrées la méthodologie

avec la table de vérité et la table de Karnaugh n’est plus applicable.
Nous avons vu que l’utilisation de la table de Karnaugh est limitée à 4 ou 5 variables. Il

sera aussi difficile d’établir une table de vérité lorsque le nombre d’entrées devient
important. Si nous avons un système avec 10 entrées, la table de vérité aura 1024 lignes !
Nous devons adapter notre méthodologie.
Il s’agira de décomposer notre problème. Nous devrons être capable d’identifier des sous
fonctions.
Nous avons alors besoin d’étudier les principales fonctions standards combinatoires. Ces
fonctions sont nommées aussi fonctions MSI pour ‘ Médium Scale Intégration’. Il s’agit de
fonction plus complexe que les simples portes logiques.
Ces fonctions ont été très rapidement intégrées dans des circuits de famille TTL ou
CMOS. Celles-ci présentaient l’avantage d’être moins onéreuse sous la forme d’un circuit
électronique. Les fonctions les plus couramment utilisées ont été intégrées.
Voici une liste des principales fonctions standard combinatoires :
Le multiplexage (MUX)
Le décodage (X/Y)
L’encodeur de priorité
Le comparateur (COMP)
Les opérateurs arithmétiques (addition, soustraction,….)
Le transcodage de nombres : BIN→BCD, BCD→BIN, BCD→7SEG, etc……

Instrumentation
6.7. LE MULTIPLEXEUR
Un multiplexeur est un système combinatoire qui met sa sortie unique la valeur d’une de
ses 2n entrées de données, le numéro de l’entrée sélectionnée étant fourni sur les n
entrées de commande.
Nous donnons la table de vérité d’un multiplexeur 2 vers 1 (2 to 1), son schéma logique et
les symbole CEI de cette fonction :
Sel In1 In0 Sortie

0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
TDV compacte
Sel Sortie
0 In0
1 In1
Figure 19: Le multiplexeur, sa table de vérité, son schéma logique et son symbole

Instrumentation
Figure 20: Le schéma du circuit ALS157 contenant 4 multiplexeurs 2 à 1, symbole CEI
Remarquez que nous avons 4 multiplexeurs avec le même bloc de commande dans le
circuit standard (74ALS157). Les multiplexeurs sont symbolisés par les rectangles
superposés, le premier est marqué MUX.
Le bloc de commande se marque par un rectangle ayant des encoches qui coiffe 4 blocs.
Une entrée EN (ENable) supplémentaire apparaît. La sortie des multiplexeurs n’est active
que si l’entrée EN = 1, ce qui revient à dire que la borne 15 est au niveau bas.
Dans le bloc de multiplexage, l’entrée marquée 1 indique que la sortie prend la valeur de B
sir l’entrée de sélection G1, borne 1, prend la valeur 1 (niveau haut). L’entrée A sera prise
en compte pour G1 = 0. Les chiffres entre parenthèses indiquent les numéros des bornes
du circuit.

Instrumentation
Figure 21: Schémas de quelques multiplexeurs courant

Instrumentation
6.8. LE DECODEUR
Un décodeur permet d’identifier quelle combinaison est active. Il comporte une entrée de n
bits à décoder (sélection), une entrée de validation (enable), et 2n sorties. La sortie dont le
numéro correspond à la valeur codée donnée en entrée, elle sera active si l’enable est
actif. Toutes les autres sorties sont inactives. Le décodeur n’a qu’une seule sortie active à
la fois.
Dans le cas où l’entrée de validation est inactive toutes les sorties sont alors inactives.
EN Sel Sortie1 Sortie0

0 0 0 0
0 1 0 0
1 0 0 1
1 1 1 0
Figure 22: Décodeur 1 à 2 avec entrée enable
Nous remarquons que les décodeurs ont fréquemment des sorties actives basses.
Figure 23: Exemple de circuit standard avec 2 décodeurs 2 à 4

Instrumentation
La figure ci-dessous nous présente un décodeur 2 à 4. Le signal de sélection comprend 2

bits. Dès lors le nombre de sorties est de 4 car il y a 22 combinaisons possible pour la
sélection.
Ce décodeur dispose d’autre part d’un signal d’activation (enable). Lorsque celui-ci est
inactif (état logique 1, actif bas), toutes les sorties sont inactives (état 0). Lorsque le signal
d’autorisation (enable) est actif, la sortie correspondante au code de la sélection est
active.
EN Sel1 Sel0 Y3 Y2 Y1 Y0
0 X X 0 0 0 0
1 0 0 0 0 0 1
1 0 1 0 0 1 0
1 1 0 0 1 0 0
1 1 1 1 0 0 0
Figure 24: Décodeur 2 à 4 avec enable
Voici un décodeur avec 3 bits de sélection, il permet de décoder les 8 combinaisons d’un
vecteur 3 bits.
Figure 25: Décodeur avec 3 bits de sélection
Dans le circuit ALS138, l’activation des sorties dépend de EN, qui est le résultat ET entre
les entrées ( G1, G 2 A, G 2 B ).
EN = G1 × G 2 A × G 2 B

Instrumentation
6.9. LE COMPARATEUR
La fonction de comparaison de deux nombres binaires est très fréquemment utilisée. Un

comparateur est un circuit qui indique si deux nombres binaires sont plus grands, égaux
ou plus petits. Dans le cas d’un circuit modulaire, il y a trois entrées afin de savoir si les
bits précédents sont plus grands, égaux ou plus petits.
La figure a) ci-dessous nous donne le symbole CEI d’un comparateur d’égalité avec
l’entrée ‘=’ pour la chaînage.
La figure b) nous donne le symbole CEI d’un comparateur 4 bits modulaire avec les trois
sorties ‘<’, ‘=’, ‘>’.
Figure 26: Le comparateur
La fonction de comparaison de N bits peut être décomposée avec plusieurs comparateurs

1 bits. Cette décomposition peut être série ou parallèle ; La figure ci-dessous nous montre
la décomposition série de la comparaison.
Nous commençons par les bits de poids faible. Cette décomposition nécessite moins de
matériel. Par contre, le temps de propagation à travers le comparateur complet est plus
important.
Le temps de propagation est : tp COMPn = N × tp COMP1

Instrumentation
Figure 27: Décomposition série de la comparaison
Figure 28: Décomposition parallèle de la comparaison
La figure ci-dessus, nous montre la décomposition parallèle de la comparaison. Chaque

bit est comparé puis une porte ET calcule le résultat. Cette décomposition nécessite une
porte ET à N entrée. L’avantage est d’avoir un temps de propagation beaucoup plus petit,
celui-ci est de :
tp COMPn = 1 × tp COMP1 + tp ET

Instrumentation
7. LES MEMOIRES ELEMENTAIRES

Jusqu'à présent les systèmes étudiés étaient des systèmes combinatoires, c'est à
dire à chaque combinaison des variables d'entrée correspond une et une seule
combinaison des variables de sortie. La logique combinatoire trouve rapidement ses
limites et peu de systèmes sont élaborés par cette méthode. En effet la plupart du
temps il est difficile de maintenir la combinaison des variables d'entrée
correspondant à une action.
Prenons le cas simple d'une perceuse d'établi, en logique combinatoire pour que la
broche tourne il faut que l'opérateur maintient le bouton "rotation broche" enfoncé sinon
la broche s'arrête de tourner, par conséquent il ne pourra plus à la fois maintenir la pièce
à percer et descendre le foret pour effectuer le perçage.
Pour éviter cette situation il suffirait que la machine "se souvienne" que le bouton
rotation broche a été actionné donc que la machine possède la fonction mémoire.
Une logique qui sera basée sur l'utilisation de la fonction mémoire ainsi introduite sera
appelé logique séquentielle.
7.1. ETUDE DE LA FONCTION MEMOIRE
7.1.1. Enoncé du problème
On se propose de rechercher les logigrammes d'un circuit séquentiel possédant deux

entrées et une sortie.
Les conditions de fonctionnement de ce circuit sont les suivantes :
R et S ne peuvent changer simultanément.
la combinaison R S = 01 entraîne Q =1.
la combinaison R S =10 entraîne Q = O.
la combinaison R S = 0.0 conserve l'état précédent.
la combinaison R S = 1.1 entraîne soit Q =1 (enclenchement prioritaire) soit Q = 0

(déclenchement prioritaire).

Instrumentation
R est la variable de déclenchement ou effacement (R -> Reset).
S est la variable d'enclenchement ou écriture (S -> Set).
On suppose d'autre part que le temps qui sépare deux changements d'état consécutifs
de R et de S est plus grand que le temps de réponse global de la mémoire.
7.2. GRAPHE DES ETATS STABLES
7.2.1. Définition: États stables, états transitoires.
Un circuit séquentiel est dans un état stable quand tous les éléments constitutifs de ce
circuit sont eux mêmes dans un état stable. Ce dernier sera caractérisé par la parfaite
connaissance:
De l'état des variables d'entrée correspondant à cet état,
Et de l'état des fonctions de sortie entraîné par cet état.
Nous noterons; par la suite, un état stable par une lettre ou un numéro (arbitraire)
entouré d'un cercle.
Les schémas que nous cherchons à établir, vont être matérialisés par des éléments
technologiques. Or il est naturel de penser que ces éléments ont un temps de réponse
non nul; c'est à dire qu'entre le moment où ils reçoivent un état excitateur et le moment
où ils prennent le nouvel état correspondant, il s'écoule un temps t appelé temps de
réponse.
Pendant ce temps t le circuit n'est plus dans un état stable puisqu'il est en train
d'évoluer: on dit qu'il est dans un état transitoire. On les notera, par la suite par une
lettre ou un numéro non entouré, cette fois, qui caractérise l'état stable vers lequel
l'évolution s'effectue.
7.2.2. Construction du graphe des états stables.
Il est construit de la façon suivante:
la phase initiale (état de repos) est numéroté 1,
les phases stables possibles sont numérotées à leur tour, chaque numéro étant
entouré d'un cercle.
des liaisons, joignant ces différentes phases, indiquent les transitions possibles
d'une phase stable vers l'autre. Le sens de la transition est indiqué par une flèche,
Instrumentation
On inscrit:
auprès de chaque cercle, la combinaison des états stables d'entrée et l'état

(ou les états) correspondant de la fonction de sortie,
auprès de chaque liaison, la combinaison des variables d'entrée qui provoque et

caractérise la transition;
On lui donne une forme qui fait apparaître au mieux les symétries possibles. Le
diagramme des états stables de notre problème sera donc le suivant:
Figure 29:Graphe des états stables

Instrumentation
7.3. MATRICE PRIMITIVE
Il s'agit en fait d'une table de même présentation que les tables de Karnaugh. On la
construit de la façon suivante:
Le nombre de colonne est égal au nombre de combinaisons que l'on peut réaliser
avec les variables indépendantes d'entrée dont on dispose (variables primaires).
Le nombre de ligne est égal au nombre de phase stables auquel le problème posé
conduit.
Chaque phase stable est inscrite dans l'ordre chronologique d'apparition, dans la
colonne correspondant à la combinaison des variables primaires d'entrée qui lui a
donné naissance.
Chaque phase instable (transitoire) précédant chaque phase stable est inscrite
dans la même colonne que la phase qui la suit, dans la ligne précédente.
RS
00 01 11 10 Q
c 2 - 4 0
3 d 5 ou 6 - 1
e 2 - 4 1
1 - 5 ou 6 f 0
- 2 g 4 0
- 2 h 4 1
Figure 30: Matrice primitive
L'indétermination correspondant à la combinaison R S = 1 1 fait apparaître 2 états 5 et 6,

d'où le choix 5 ou 6 dans les lignes 3 et 4 et les états stables 5 et 6 des lignes 5 et 6.
Dans cette matrice primitive nous pouvons voir Que pour la combinaison R S = 0 0 la
sortie Q peut être soit égale à 1(ligne 3) soit égale à 0 (ligne 0).
Pour différencier ces deux lignes les seules variables d'entrée R et S sont insuffisantes, il
faut pour cela introduire une variable secondaire (ou variable interne).

Instrumentation
7.4. MATRICE A DECLENCHEMENT PRIORITAIRE
Dans ce premier cas, on ne prend pas en compte la ligne la ligne 6 (R S = 1→ Q = 1) on

ne conserve que les lignes 1, 2, 3, 4 et S.
7.4.1. Matrice contractée
Contracter une matrice primitive revient à fusionner les lignes de cette dernière afin
d'obtenir une matrice réduite, le nombre de ligne de la matrice réduite déterminant le
nombre de variables secondaires à utiliser.
On ne pourra fusionner deux lignes que si ces dernières ne possèdent pas d'état stable
dans la même colonne.
Figure 31: Matrice contractée
7.4.2. Équation de variable secondaire et équation de sortie
Le codage des variables secondaires est fait en prenant pour valeur des états instables de
Q la même valeur que celle de l'état stable correspondant.
Figure 32: Equation de variable secondaire et équation de sortie

Instrumentation
7.4.3. Logigramme d’une mémoire à déclenchement prioritaire
Figure 33: Logigramme d’une mémoire à déclenchement prioritaire

Instrumentation
7.5. MEMOIRE A ENCLENCHEMENT PRIORITAIRE
Dans ce deuxième cas, on ne prend pas en compte la ligne 5 (R S = 1 1 -> Q = 0) on ne

conserve que les lignes 1, 2, 3, 4 et 6.
7.5.1. Matrice concentrée
Figure 34: Matrice concentrée
7.5.2. Equation de la variable secondaire et équation de la sortie Q
Figure 35: Equation de la variable secondaire et équation de la sortie
7.5.3. Logigramme d’une mémoire à enclenchement prioritaire
Figure 36: Logigramme mémoire à enclenchement prioritaire

Instrumentation
7.6. TABLE DE VERITE D’UNE MEMOIRE RS
R S Qn Commentaires
0 0 Qn-1 Etat mémoire
0 1 1 Mise à 1 (S = Set)
1 0 0 Remise à 0 (R = Reset
1 1 -
Table 23: Table de vérité d'une mémoire
Qn-1 : État précédent de Q
Qn: État suivant de Q après action sur les entrées R et S
En s'interdisant l'utilisation de cette combinaison pour les entrées R et S, nous avons une
table d'implication unique pour les mémoires RS.
De plus cette combinaison peut poser des problèmes si nous essayons de passer
directement de cette dernière à la combinaison R S = 0 0, nous aboutissons alors à un
fonctionnement aléatoire de la mémoire.
En effet il est alors impossible de savoir l'état de la sortie Q (Q peut égale à 1 ou à 0) car
deux variables ne peuvent changer simultanément d'état, il y en aura toujours une qui
changera d'état avant l'autre, mais laquelle?
Remarque :
Compte tenu de leurs inconvénients les mémoires RS ne sont pas commercialisées, toute
fois on trouve des mémoires RS le plus souvent appelées "verrou", l'application la plus
courante de cette mémoire étant le circuit anti-rebond.
R S Q1n Q2n
0 0 - -
0 1 0 1
1 0 1 0
1 1 Q1n-1 Q2n-1
Figure 37: Logigramme d'une mémoire R S

Instrumentation
Exemple:
Examinons ce qu'il se passe lorsque l'on ferme un

interrupteur (capteur de fin de course, ...).
A chaque manœuvre du capteur (BP), il y a

rebondissement avant que le contact ne soit
maintenu définitivement.
Figure 38: Exemple de memoire RS
Pour un contact ordinaire, il peut y avoir jusqu'à une

dizaine de rebondissements pendant quelques
millisecondes.
Pour la commande d'organes ayant une constante de temps assez élevée, ces
rebondissement ne nuisent pas au fonctionnement (relais, lampes, etc.); par contre, les
circuits intégrés réagissent en quelques nanosecondes. Tout se passe donc, avec les
rebondissements, comme si l'on agissait plusieurs fois sur le capteur au lieu d'une. Il est
donc nécessaire d'utiliser un dispositif permettant de supprimer ces rebondissements.
Figure 39: Rebondissements
Une solution pour remédier à cette situation, on

peut utiliser une mémoire RS montée comme
l'indique la figure suivante :
Figure 40: Montage mémoire RS
Dans ce cas si l'interrupteur à des rebonds, la

lame quitte l'une ou l'autre des positions (fermé
ou ouvert), l'état des entrées Tt S est égal à 11
ce qui correspond à la position mémoire.

Instrumentation
7.7. MEMOIRE SYNCHRONISEE (RST OU RSH)
7.7.1. Logigramme
Figure 41: Logigramme mémoire synchronisée
7.7.2. Table de vérité
La colonne tn précisant l'état de Q juste après le front de commande de l'horloge T (ou H),
nous avons comme table d'implication pour la mémoire RS synchronisée:
tn-1 tn
T (ou H) R S Qn
0 φ φ Qn-1
0 0 Qn-1
0 1 1
1 0 0
1 1 -
Table 24: Table de vérité mémoire synchronisée
7.7.3. Avantages des entrées synchronisées
Préparer les commandes R et S sans perturber la mémoire (T = 0) et de ne les

valider qu'au moment souhaité (T = 1).
Protéger la mémoire des parasites survenant en R et En S tant que l'on a T = O.

Instrumentation
Figure 42: Entyrées synchronisées
7.7.4. Inconvénients de la mémoire RST
Pour T = 1: les entrées sont sensibles aux parasites mais comme elles doivent être
sensibles aux signaux de commande cette situation est inévitable.
La mémoire enregistre n'importe quoi lorsque T varie en même temps que R et ou

S.
La combinaison R S = 1 1 est toujours gênante.

Instrumentation
7.8. MEMOIRE D A VEROUILLAGE (D LATCH)
7.8.1. Logigramme
Figure 43: Logigramme mémoire D à verouillage
7.8.2. Table de vérité
tn-1 tn
T (ou H) D Qn
0 φ Qn-1
0 0
1 1
Table 25: Table de vérité mémoire D à verouillage

Instrumentation
8. LES BASCULES
La mémorisation des informations est une opération indispensable dans tous les systèmes
de traitement (appareil de mesure, ordinateur ...) mais ne suffit pas On veut, en outre
compter (des impulsions), recopier au rythme d'une horloge (des niveaux 1 et 0),
transmettre en série sur un fil (et à des instants bien connus) des informations stockées en
parallèle d'une façon permanente dans une mémoire.
Dans tous les cas il faut une horloge périodique et une seule information par période pour
que le récepteur les reconnaisse sans ambiguïté. Or quand l'horloge vaut 1, les mémoires
RST (ou RSH) et DT (ou D latch) sont sensibles aux parasites qui peuvent provoquer une
modification de l'information transmise.
Pour parer à cet inconvénient, la solution est d'ouvrir l'entrée de la mémoire émettrice
pendant une durée juste suffisante pour qu'elle saisisse l'information à transmettre
pendant la période d'horloge suivante et de la fermer pendant le reste de la période. On
aboutit à trois solutions dont les circuits sont nommés bascules:
Réduire la durée pendant laquelle on a T = 1 à la valeur minimale et à la limite, à la

durée d'un front,
Faire un circuit transmetteur sensible non aux niveaux 1 de T mais à ses fronts
(montants ou descendants mais pas aux deux types),
Donner au circuit transmetteur la structure dite "maître esclave".
8.1. MODE DE COMMANDES D’UNE BASCULE
8.1.1. Structure Maître Esclave
La structure "maître esclave" est obtenue en plaçant en cascade dans un même circuit,
deux mémoires identiques comme le montre la figure ci-dessous (par exemple avec des
mémoires RST):
La mémoire (1) est appelée "maître"

tandis que la mémoire (2) est appelée
"esclave".
Figure 44: Structure d’une bascule

Instrumentation
8.1.2. Fonctionnement
Supposons l'état initial suivant: R = S = 0; T = 0 et Q = O. A partir de cet état, plaçons les

entrées R et S de sorte que R = 0 et S = 1.
Pour T = 0 rien ne change en sortie de l'ensemble en effet la mémoire "maître" est isolée
de ses entrées par conséquent les sorties Qm et QM ne peuvent pas prendre une autre
valeur; tandis que la mémoire "esclave" bien qu'active (T = 0 -* T2 = 1) ne voit pas ses
entrées changer d'état.
Lorsque T 1 la mémoire "esclave" se trouve isolée de ses entrées de ce fait Q reste égale
à 0; par contre la mémoire "maître" devenant active enregistre les variations de R et de S
entraînant Qm = 1 et Qm = 0. Cet état reste stable tant que T = 1 et que les entrées R et S
ne changent pas d'état.
Lorsque T revient à 0 la mémoire

"maître" se trouve à nouveau
isolée de ses entrées en même
temps la mémoire "esclave" qui
devient active, enregistre les
variations précédentes des sorties
Qm et Qm de la mémoire "maître"
provoquant Q =1 et Q = O. On a
donc un transfert à la sortie sur le
front d'onde descendant de
l'horloge.
Figure 45: Fonctionnement bascule
8.1.3. Déclenchement par les fronts du signal d’horloge
Nous avons vu que les mémoires RST ou DT sont ouvertes aux parasites tant que le
signal T est à 1 et pendant cette durée toute variation des entrées fait changer l'état des
sorties.
Le mode fonctionnement "maître esclave" améliore un peu la situation car tout parasite
survenant aux entrées lorsque T est à 1, ne fait pas changer la sortie mais il est enregistré
dans la mémoire "maître" et apparaît à la sortie dès que T passe à O.
Donc, plus la durée pendant laquelle on a T 1, est grande, plus le risque de recevoir des
parasites est grand.
Aussi a-t-on pensé à réduire le plus possible cette durée et comme la durée la plus courte
est celle d'un front, on arrive à la solution des bascules fonctionnant sur les fronts
(montants ou descendants) de l'horloge T.

Instrumentation
La figure ci dessous montre la structure d'une bascule à auto blocage:
Figure 46: Structure d’une bascule à auto blocage
La bascule enregistre l'information présente sur ses entrées au moment du front actif de
l'horloge puis elle s'auto bloque, sa sortie affiche l'information mémorisée.
8.1.4. Combinaison de la structure maître esclave et du fonctionnement sur

front (bascule dite ‘DATA LOCK OUT’)
C'est un système à fonctionnement différé: l'information est prise en compte à l'instant du

front montant de l'horloge mais la sortie ne restitue l'information que lorsque l'horloge
revient au niveau O.
La mémoire "maître" a un système d'auto blocage qui permet son fonctionnement sur les
fronts actifs (montants) de l'horloge, la mémoire "esclave", verrouillée quand T = 1 recopie
l'état de la mémoire quand T = O.
Elle peut être soit verrouillée lorsque T = 1 et ouverte lorsque T = 0 (cas des bascules
commercialisées), soit une bascule à fonctionnement sur front descendant qui recopie
l'état du "maître" au moment de ce front descendant (pas commercialisée actuellement).

Instrumentation
8.2. LES DIFFERENTES BASCULES
8.2.1. Les bascules RST (ou RSH)
8.2.1.1. Description et symbole
Cette bascule n'est commercialisée que sous la forme RST

"maître esclave".
Figure 47: Symbole de la bascule RST
RAU et RAZ sont des entrées de forçage à 1 ou à 0;

active sur les niveaux bas. Elles sont prioritaires (vers
les sorties) sur les entrées R, S et T.
Mode RAU RAZ T S R Qn +1 Q n +1 Commentaire

0 1 X X X 1 0 Forçage à 1
Asynchrone
0 0 X X X 1 1 « Interdit »
1 1 0 X X Qn Qn Mémoire
1 1 0 0 Qn Qn Mémoire
1 1 1 0 1 0 Mise à 1
Synchrone
1 1 0 1 0 1 Remise à 0
1 1 1 1 1 1 « Interdit »
X: indifférent
Table 26: Bascule RST
8.2.1.2. La bascule RST ‘Maître Esclave’ réalise la fonction comptage
On appelle compteur par n un système qui sous l'action de signaux d'entrée (horloge) peut
occuper successivement n états stables différents.
Pour obtenir la fonction comptage (compteur par deux) il suffit de câbler les entrées de
sorte que S=Q et R–Q.

Instrumentation
Figure 48: Bascule RST "Maître Esclave"
8.2.1.3. Avantages et Inconvénients de la bascule RST ‘Maître Esclave’
Ses avantages sont:
Toutes les propriétés des mémoires,
La fonction comptage avec les connexions adéquate,
La sortie ne prend en compte qu'une seule information par impulsion d'horloge.
Elle a quelques inconvénients :

La combinaison interdite S = R =1 peut survenir en cas de parasitage des fils
arrivant aux entrées,
lorsque T = 1, la bascule a ses entrées ouvertes et peut être perturbée par

des parasites qu'elle mémorise aussitôt après (et à la place de) la bonne
information,
Cette bascule est peu utilisée actuellement.
8.2.2. Bascule D
Cette bascule n'est commercialisée que sous la forme "bascule D

edge triggered" (fonctionnement sur front montant).
Figure 49: Symbole de la bascule D

Instrumentation
Mode RAU RAZ T D Qn +1 Q n +1 Commentaire

0 1 X X 1 0 Forçage à 1
Asynchrone 1 0 X X 0 1 Forçage à 0
0 0 X X 1 1 « Interdit »
1 1 1 1 0 Mise à 1
1 1 0 0 1 Remise à 0
Synchrone
1 1 X Qn Qn Mémoire
1 1 X Qn Qn Mémoire
Table 27: Bascule D
REMARQUE:
La bascule D à fonctionnement sur front montant permet aussi de réaliser la fonction

comptage, il suffit de relier l'entrée D à la sortie Q pour obtenir cette fonction.
8.2.3. La bascule JK
La bascule RST "maître esclave" permet de réaliser la fonction comptage, dès lors cette
bascule ne peut remplir aucune autre fonction puisque dans cette configuration elle ne
possède plus d'entrées disponibles.
En modifiant le circuit d'entrée on peut avoir de nouveau des entrées accessibles, tout en
conservant la fonction comptage, on obtient alors une nouvelle bascule appelée bascule
JK.
Figure 50: Symboles de la bascule JK

Instrumentation
Bien que la bascule JK soit dérivée de la bascule RST "maître esclave", elle n'est pas
nécessairement "maître esclave", en effet la bascule JK est commercialisée en
fonctionnement "maître esclave" mais aussi en fonctionnement sur front (montant ou
descendant) et en fonctionnement "data look out".
Le mode de fonctionnement ne change rien à l'effet des entrées J et K sur les sorties Q et
Q, seul l'instant où le résultat apparaît diffère.
Par conséquent nous pouvons donner une table d'implication unique convenant aux
différents types de bascule JK.
Mode RAU RAZ T J K Qn +1 Q n +1 Commentaire

Asynchrone 1 0 X X X 0 1 Forçage à 0
0 0 X X X 1 1 « Interdit »
1 1 * 0 0 Qn Qn Mémoire
1 1 * 1 0 1 0 Mise à 1
Synchrone
1 1 * 0 1 0 1 Remise à 0
1 1 * 1 1 Qn Qn comptage
1 1 0 X X Qn Qn Mémoire
Pour bascules
« Data Lock 1 1 1 X X Qn Qn Mémoire
Out
* Suivant le mode de commande une impulsion, un front montant ou un front descendant
Table 28: Bascule JK

Instrumentation
8.3. APPLICATIONS DES BASCULES
8.3.1. Les registres a decalage
Un registre à décalage est composé de n bascules. Il peut donc emmagasiner une

information de n bits. Ces bascules sont interconnectées de façon à ce que l'état
logique de la bascule de rang i soit transmis à la bascule de rang i+1 quand le signal
d'horloge est appliqué à l'ensemble.
L'information présente dans la dernière bascule d'un tel registre est toujours accessible
physiquement. C'est la sortie du registre à décalage.
L'information peut être introduite dans ce registre de deux manières :
Entrée série : l’information est présentée bit à bit à l'entrée de la première bascule
pour y être introduite à chaque impulsion d'horloge. Simultanément l'état logique de
celui-ci est transmis à la bascule suivante. Ce mode permet entre autre la
réalisation de la ligne à retard numérique. Ce type de registre à décalage est dit à
entrée et sortie série.
Entrée parallèle : l’information de n bits est introduite d'un seul coup dans le
registre à décalage qui est nécessairement composé de n étages. On a pour cela
accès à l'entrée de chaque bascule constituant le registre. Généralement une
porte d'inhibition permettra le transfert et assura l'isolement nécessaire entre le
registre et l'extérieur une fois le transfert assuré. Le registre est dit à entrée
parallèle et sortie série. Ce type de registre est utilisé dans la transformation
parallèle série. On peut enfin concevoir une sortie parallèle; il suffit pour cela que
les sorties des bascules du registre soient accessibles.
En définitive, un registre à décalage est constitué :
D'une entrée d'horloge qui en mode décalage fera progresser l'information

binaire de bascule en bascule.
D'une entrée chargement/décalage.
D'une entrée "donnée série" qui introduit l'information bit après bit dans la
première bascule.
D'une entrée "donnée parallèle" composée de n accès.
D'une entrée de validation pour chacun de ces 2 modes d'entrée.
D'une entrée de remise à zéro du registre.
Éventuellement, une commande: décalage à gauche/ décalage à droite.

Instrumentation
Enfin, la sortie du registre qui est la dernière bascule, un accès aux sorties des
bascules intermédiaires étant également possible pour assurer une sortie parallèle.
Figure 51: Organisation d’un registre universel à décalage de 4 bits
8.3.2. Les compteurs asynchrones
On appelle compteur par N (ou modulo N) un système ayant N états stables pouvant
passer de l'un à l'autre sous l'influence d'impulsions appliquées à son entrée.
Un compteur est qualifié de synchrone ou d'asynchrone suivant que les basculements des
divers étages le constituant sont rigoureusement synchrones ou non du signal d'horloge
de commande, dans le premier cas tous les basculements sont simultanés, dans un
deuxième cas les étages interviennent l'un après l'autre en cascade.
8.3.2.1. Compteurs à cycle complet
Ils sont constitués de bascules montées en diviseur par deux (fonction comptage), placées
en série de façon que le signal de sortie de l'une pilote l'entrée de la suivante.
Remarque :
La bascule de rang n-1 sera reliée à la bascule de rang n de la façon suivante:

Instrumentation
Si les bascules utilisées sont des bascules agissant un front montant alors la sortie
Q de la bascule de rang n-1 sera reliée à l'entrée T (ou H) de la bascule de rang n.
Dans le cas de bascules agissant sur des fronts descendant ou des bascules
"maître esclave" la sortie Q de la bascule de rang n-1 sera reliée à l'entrée T (ou H)
de la bascule de rang n
Figure 52: Exemple de réalisation d’un compteur par 8

Instrumentation
8.3.2.2. Compteur réversible (à cycle complet)
Un compteur réversible est un système capable de compter ou de décompter suivant la

valeur d'un signal de commande.
La transformation d'un compteur en un décompteur s'obtient très facilement puisqu'il suffit

d'appliquer sur les entrées d'horloge (T) des bascules les signaux issus des sorties Q au
lieu des sorties Q dans le cas de bascules à commande sur front descendant ou "maître
esclave" et dans le cas des bascules à front montant les sorties Q sur les entrées
d'horloge (T) au lieu des sorties Q.
8.3.2.3. Compteur à cycle incomplet
Pour n bascules ces circuits ont N états avec 2n -1 <N <2n.
Un compteur à cycle incomplet doit "sauter" tous les états non voulus ceux-ci peuvent être
consécutifs par exemple 10, 11, ..., 15 pour un compteur décimal (réalisation d'une décade
en BCD) ou disjoints pour les générateurs de signaux.
On obtient le fonctionnement voulu en

ramenant le problème au calcul des
fonctions combinatoires (décodeur) devant
agir sur les remises à zéro (prioritaires) ou
(et) sur les remises à un (prioritaires) de
certaines bascules, après certains états du
compteur; les autres connexions faisant
évoluer normalement le compteur en dehors
de ces circonstances.
Figure 53: Compteur à cycle incomplet
Exemple : Réalisation d'un compteur par 10

(ou modulo 10).
Figure 54: Cycle de comptage

Instrumentation
Pour l'élaboration du circuit de remise à zéro (décodeur) plusieurs solutions sont

possibles, l'une consiste à détecter l'état 10 et remettre toutes les bascules à zéro
L'état 10 (état transitoire) bien que fugitif existe ce qui nécessitera des précautions lors de
l'exploitation des états du compteur.
L'équation F du circuit combinatoire de remise à zéro sera donner par la table de

Karnaugh suivante (Attention l'entrée de RAZ des bascules est active sur un niveau bas):
BA
DC 00 01 11 10
00 1 1 1 1
01 1 1 1 1
11 X X X X
10 1 1 X 0
F = BD
Ce qui nous donne le logigramme suivant :
Figure 55: Logigramme cycle de comptage
REMARQUE:
Les durées des actions de RAZ et de RAU sont assez dispersées; dès qu'une bascule a
changé d'état avant les autres, le signal de sortie du décodeur de RAZ et de RAU change
d'état et n'agit plus sur les autres bascules qui n'ont pas encore changé d'état, aussi est-il
Instrumentation
nécessaire de placer un retard r à la sortie du décodeur pour maintenir le signal de RAZ

ou de RAU pendant un temps suffisant.
8.3.2.4. Avantages et Inconvénients des compteurs asynchrones
Inconvénients
La limitation de la vitesse de fonctionnement;
En regardant l'évolution d'un compteur asynchrone juste après le front de

l'impulsion de commande, on voit que chaque bascule (sauf la première) doit
attendre que celle qui la précède ait changée d'état pour éventuellement changer
d'état elle même. Par conséquent les temps de basculement s'ajoutent ce qui limite
la vitesse de fonctionnement du compteur.
Les états transitoires
La propagation des signaux de déclenchement des bascules, telle qu'elle est

imposée dans ce type de compteur provoque des états transitoires qui sont
indésirables parce qu'ils sont présents durant un intervalle de temps non
négligeable.
Prenons le cas d'un compteur asynchrone quatre bits (compteur par 16), nous
pouvons dresser le chronogramme de chaque cas de transition. Par exemple la
figure ci dessous montre les différents états par les lesquels va passer le compteur
pour basculer de la position 0111 à 1000.
Figure 56: Etats transitoires

Instrumentation
Nous avons supposé pour cela que chaque bascule a le même temps de réponse
tr.
Dans ce cas particulier le temps nécessaire au compteur pour se stabiliser à sa

valeur finale (1000) est de 4 tr et, ce qui est plus grave, il passe par 3 états
successifs erronés qu'il garde un temps tr (de l'ordre de 20 ns pour une bascule
rapide).
Cette particularité devient un inconvénient rédhibitoire chaque fois que le

compteur sera exploité par des organes rapides.
Un premier exemple est le décodage d'adresse qui utilisant des circuits rapides
ferait correspondre à chaque intermédiaire des décodages parasites.
Avantages
Conception très simple.
Les liaisons entre les bascules sont peu nombreuses.
La rapidité
On peut penser que la vitesse de fonctionnement n'est limitée que par la fréquence
maximale que peut recevoir la première bascule.
Mais cet avantage est limité par le temps de stabilisation du compteur si l'on doit
exploiter tout ou partie de ses états.
8.3.3. Les compteurs synchrones
Dans un compteur (ou un décompteur) synchrone, les bascules, qui doivent changer
d'état, le font au même instant sous la commande d'un front actif d'une impulsion
d'horloge.
Figure 57: Compteur synchrone

Instrumentation
La figure montre que:
L'horloge H (ou T) est la même pour toutes les bascules ;
Des circuits combinatoires fournissent aux entrées (D et JK) de chacune des

bascules les niveaux correspondant aux états qu'elles devront prendre lors du front
actif de l'horloge.
La conception du circuit combinatoire se fait à partir de la table d'implication exprimant, en

fonction des sorties A, B, ..., N des bascules, les états du compteur dans l'ordre où ils
succèdent.
Ils restent à exprimer en fonction de ces signaux les commandes D ou JK des bascules.
Tout ceci va être expliqué à l'aide d'exemples.
8.3.3.1. Table de vérité d’une bascule JC
La table d'implication de la bascule JK est représentée ci-dessous, déduisons une autre

table appelée table d'excitation, permettant de déterminer les commandes d'entrée J et K
à appliquer pour obtenir la sortie désirée connaissant la sortie avant l'impulsion d'horloge.
J K Qn
0 0 Qn −1
0 1 0
1 0 1
1 1 Q n −1
Table 29: Table d'implication bascule JC
1er cas : Qn = 0, on veut Qn+1
J = 0 et K =1 commandent Qn+1= 0 et J = K = 0 commande Qn+1 = Qn = 0 par hypothèse.
D'où l'excitation à appliquer: J = 0, peut importe la valeur (0 ou 1) de K.
2ème cas : Qn = 0, on veut Qn+1 =1
J = 1 et K = 0 commandent Qn+i =1 et J = K =1 commandent Qn+1 = Q n = 1 par hypothèse.
D'où l'excitation à appliquer: J =1 peut importe la valeur (0 ou 1) de K.

Instrumentation
3ème cas: Qn =1, on veut Qn+1 = 0
J = 0 et K = 1 commandent Qn+i = 0 et J = K =1 commandent Qn+1 = Qn = 0 par hypothèse.
D'où l'excitation à appliquer: K = 1, peut importe la valeur (0 ou 1) de J.
4ème cas: Qn = 1, on veut Qn+1 = 1
J = 1 et K = O commandent Qn+1 = 0 et J = K = 1 commandent Qn+1 = Qn = 1 par

hypothèse.
D'où l'excitation à appliquer: K = 0, peut importe la valeur (0 ou 1) de J.
D’où la table de vérité ou d’excitation d’une bascule JK:
Qn Qn+1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Table 30: Table de vérité d'une bascule JK
8.3.3.2. Compteurs synchrones à cycle complet
Exemple: soit à construire un compteur synchrone par 16 en utilisant comme code le

binaire naturel.
La méthode consiste à rechercher les équations de commande des entrées J et K de

chaque bascule.
Pour ce faire on complète une table d'implication (table ci-après) en inscrivant devant
chaque état, la valeur que doivent prendre les entrées J et K pour obtenir l'état suivant.

Instrumentation
N° D C B A JA KA JB KB JC KC JD KD
0 0 0 0 0 1 X 0 X 0 X 0 X
1 0 0 0 1 X 1 1 X 0 X 0 X
2 0 0 1 0 1 X X 0 0 X 0 X
3 0 0 1 1 X 1 X 1 1 X 0 X
4 0 1 0 0 1 X 0 X X 0 0 X
5 0 1 0 1 X 1 1 X X 0 0 X
6 0 1 1 0 1 X X 0 X 0 0 X
7 0 1 1 1 X 1 X 1 X 1 1 X
8 1 0 0 0 1 X 0 X 0 X X 0
9 1 0 0 1 X 1 1 X 0 X X 0
10 1 0 1 0 1 X X 0 0 X X 0
11 1 0 1 1 X 1 X 1 1 X X 0
12 1 1 0 0 1 X 0 X X 0 X 0
13 1 1 0 1 X 1 1 X X 0 X 0
14 1 1 1 0 1 X X 0 X 0 X 0
15 1 1 1 1 X 1 X 1 X 1 X 1
Table 31: Table d'implication compteurs synchrones à cycle complet
Pour déterminer les équations des circuits combinatoires nécessaires, les Ji et Ki de la table
ci-dessus sont ensuite reportés dans des tables de Karnaugh :

Instrumentation
Figure 58: Tables de Karnaugh pour compteur synchrone à cycle complet
Nous pouvons maintenant dessiner le logigramme de ce compteur, toutefois il nous faut

remarquer que deux façons de câbler les quatre bascules sont possibles :
Figure 59: Compteur à retenue série
Figure 60: Compteur à retenue parallèle

Instrumentation
8.3.3.3. Compteurs synchrones à cycle incomplet
Comme dans le paragraphe précédent nous allons exposer la méthode de conception au

travers d'un exemple.
Exemple : construction d'un compteur par dix en utilisant comme code le BCD 8421.
Il suffit de modifier les circuits de bouclage sur les Ji et Ki pour que le montage recycle à la
dixième impulsion. Le tableau précédent est inchangé jusqu'à la neuvième impulsion mais
les Ji et Ki de la ligne N° 9 doivent voir une valeur différente.
0 0 0 0 0 1 X 0 X 0 X 0 X
1 0 0 0 1 X 1 1 X 0 X 0 X
2 0 0 1 0 1 X X 0 0 X 0 X
3 0 0 1 1 X 1 X 1 1 X 0 X
4 0 1 0 0 1 X 0 X X 0 0 X
5 0 1 0 1 X 1 1 X X 0 0 X
6 0 1 1 0 1 X X 0 X 0 0 X
7 0 1 1 1 X 1 X 1 X 1 1 X
8 1 0 0 0 1 X 0 X 0 X X 0
9 1 0 0 1 X 1 0 X 0 X X 1
10 1 0 1 0 1 X X 0 0 X X 0
11 1 0 1 1 X 1 X 1 1 X X 0
12 1 1 0 0 1 X 0 X X 0 X 0
13 1 1 0 1 X 1 1 X X 0 X 0
14 1 1 1 0 1 X X 0 X 0 X 0
15 1 1 1 1 X 1 X 1 X 1 X 1
Table 32: Table d'implication compteur synchrone à cycle incomplet
Les états de 10 à 15 sont maintenant inutilisés, mais si par suite d'une impulsion parasite
un de ces états se trouvait réalisé, il serait nécessaire que le système reprenne au bout de
quelques impulsions son fonctionnement normal ce qui sera par exemple obtenu si les Ji

Instrumentation
et Ki valent alors tous 1, ou encore prennent les mêmes valeurs que dans le compteur à
cycle complet ce qui assure un retour à zéro quand l'état 15 a été dépassé.
En adoptant cette seconde solution les tables de Karnaugh précédentes ont seulement
leur case 9 modifiée. D'autre part en comparant la ligne 9 à l'ancienne, on voit que seuls
sont changés les valeurs de JB et KD. Ce qui nous donne comme nouvelles équations pour
JB et KD:
J B = AC + AD et K D = ABC + ABC
Le logigramme de ce compteur sera donc celui de la figure suivante :
Figure 61: Logigramme compteur synchrone à cycle incomplet
Remarque:
En mettant systématiquement des indifférents (X) dans toutes les cases inutilisées (de 10
à 15) on obtient un système plus simple (ceci est possible car les états de 10 à 15 ne sont
plus utilisés) :

Instrumentation
Figure 62: Tables de Karnaugh pour compteur synchrone à cycle incomplet simplifié
Figure 63: Logigramme compteur synchrone à cycle incomplet simplifié
Mais alors il faut vérifier qu'à partir des états anormaux (de 10 à 15) on rejoint bien les
états permis.

Instrumentation
10 1 0 1 0 1 1 0 0 0 0 0 0
Une impulsion n’agira que sur A et tombe à :
11 1 0 1 1 1 1 0 1 1 1 0 1
L’impulsion suivante donne :
4 0 1 0 0 Qui est un état normal
À partir de 12
12 1 1 0 0 1 1 0 0 0 0 0 0
L’impulsion suivante agit sur A seule, soit :
13 1 1 0 1 1 1 0 1 0 0 0 1
A partir de cet état on tombe à :
4 0 1 0 0 Qui est un état normal
À partir de 14 :
14 1 1 1 1 1 1 0 0 0 0 0 0
Donne :
15 1 1 1 1 1 1 0 1 1 1 1 1
0 0 0 0 0 État 0
Table 33: Vérification des états anormaux
Le compteur ne reste donc jamais bloqué sur un état anormal.

Instrumentation
9. LES COMPTEURS INTÉGRÉS

Les compteurs intégrés commercialisés sont:
A chargement; on dit aussi "programmable",
Réversibles (ils comptent et décomptent) ou non réversibles (ils comptent),
A chargement asynchrone ou à chargement synchrone,
A mise en série par le mode asynchrone seul ou à mise en série par les modes
asynchrone ou synchrone.
Chargement Réversible Mise en série Type
74 190 DCB
Asynchrone ou
synchrone
74 191 0, 1, …, 15
Asynchrone Oui
74 193 0, 1, …, 15
Asynchrone
74 192 DCB
74 161
0, 1, …, 15
74 163
Non
74160
DCB
74162
Synchrone Synchrone
74 168 DCB
Oui
74 169 0, 1, …, 15
Table 34: Les compteurs intégrés
9.1. COMPTEURS A CHARGEMENT ASYNCHRONES 74192 ET 74193
Ces circuits sont des compteurs synchrones réversibles (compteur/décompteur). Les

circuits 74192 sont des compteurs BCD (décimaux) et les circuits 74193 des compteurs
binaires sur quatre bits.

Instrumentation
La synchronisation s'obtient par le déclenchement simultané de toutes les bascules

permettant aux sorties de changer de niveau logique en même temps, conformément à la
logique de commande. Ce mode opératoire élimine les états transitoires de comptage sur
les sorties, phénomène parasite inhérent aux compteurs asynchrones.
Les quatre bascules maîtres esclaves sont déclenchées par un flanc ascendant sur une
des entrées d'horloge. Dans ces compteurs, il n'y a pas de commande du sens de
comptage (ou de décomptage) ce sens est déterminé par l'entrée "COUNT UP" (ou
"COUNT DOWN") qui reçoit l'horloge, l'autre entrée devant être à 1. Ces compteurs sont
entièrement programmables, ce qui signifie que chaque sortie peut être mise à un niveau
logique quelconque en présentant les données sur les entrées de programmation (entrées
de chargement A, B, C, D).
Dans ces deux compteurs les informations présentes sur les entrées de chargement (A, B,
C, D) sont transférées sur les sorties QA, QB, QC, QD lorsque la commande de
chargement (LOAD) est au niveau bas (0), cette action étant indépendante de l'horloge et
de l'état antérieur du compteur : ce chargement est asynchrone. Cette propriété permet
d'utiliser ces compteurs comme diviseurs modulo N en modifiant simplement le cycle de
comptage à l'aide des entrées de programmation.
L'entrée de remise à zéro (CLEAR) est active sur un niveau haut (1); elle est
indépendante des états de l'entrée LOAD et des entrées d'horloge pour compter (COUNT
UP) ou pour décompter (COUNT DOWN) : cette entrée CLEAR est asynchrone et
prioritaire sur l'entrée LOAD.
9.1.1. Symboles logiques
Les symboles logiques des compteurs 74193 et 74192 sont donnés sur la figure ci-
dessous :
Figure 64: Symboles logiques des compteurs 74 192 et 74 193

Instrumentation
9.1.2. Mise en série de plusieurs compteurs
Ces compteurs ont été étudiés pour pouvoir être juxtaposés sans le recours à une logique
extérieur.
Figure 65: Mise en serie des compteurs
Les sorties "CARRY" et "BORROW" permettent de d'enchaîner les fonctions de

décomptage et de comptage. La sortie "BORROW" fournit une impulsion dont la durée est
égale à un cycle d'horloge, lorsque le compteur est en dépassement négatif.
De même, la sortie "CARRY" fournit une impulsion, dont la durée est égale à un cycle
d'horloge sur l'entrée de comptage, lorsque le compteur est en dépassement positif. La
juxtaposition des circuits se fait facilement en reliant les sorties "BORROW" et "CARRY"
aux entrées "COUNT DOWN"et "COUNT UP" du compteur suivant (de poids
immédiatement supérieur).
Remarque:
La sortie "CARRY", retenue de comptage qui produit une quand le compteur a

atteint son dernier état (9 pour le 74192, 15 pour le 74193),
La sortie "BORROW", retenue de comptage qui produit une impulsion quand le

décompteur atteint l'état 0.
Le fonctionnement est évidemment asynchrone.

Instrumentation
9.1.3. Chronogramme de fonctionnement
Figure 66: Chronogramme de fonctionnement du compteur 74 192

Instrumentation

Instrumentation
9.2. COMPTEURS A CHARGEMENT ASYNCHRONES 74190 ET 74191
Ces circuits sont des compteurs synchrones réversibles (compteur/décompteur) Les

circuits 74190 sont des compteurs BCD (décimaux) et les circuits 74191 des compteurs
binaires sur quatre bits.
Le fonctionnement synchrone provient de la commande simultanée de toutes les bascules

dont les niveaux logiques de sortie changent en même temps conformément à la logique
de commande.
Ce mode opératoire élimine les états transitoires de comptage sur les sorties inhérentes
aux compteurs asynchrones (horloge transmise d'une bascule à l'autre).
Les quatre bascules maîtres esclaves sont déclenchées par un flanc ascendant sur
l'entrée d'horloge (CLOCK); si l'entrée de validation ( ENABLE ) est au niveau bas. Si
l'entrée de validation ( ENABLE ) est au niveau haut le comptage est arrêté.
Les changements de niveaux logiques de l'entrée de validation ( ENABLE ) ne doivent

intervenir que lorsque l'entrée de l'horloge est au niveau haut.
Le sens du comptage est déterminé par l'état de l'entrée de

comptage/décomptage DOWN / UP .
Lorsqu'elle est au niveau logique bas le compteur et lorsqu'elle est niveau logique haut, il
décompte.
Si l'entrée décomptage/comptage () change d'état lorsque l'entrée d'horloge est au niveau

logique bas il peut se produire un déclenchement équivalent à une impulsion d'horloge
parasite.
Si pendant une impulsion de chargement l'entrée décomptage/comptage est au niveau

logique haut avec l'horloge et l'entrée de validation au niveau logique bas, il peut se
produire une transmission de la retenue erronée.
Ces compteurs sont entièrement programmables, ce qui signifie que les sorties peuvent
être positionnées à un niveau logique quelconque en forçant l'entrée de chargement
LOAD au niveau logique bas et en appliquant les données sur les entrées de
programmation (A, B, C, D).
Ces données seront recopiées sur les sorties indépendamment de l'état de l'entrée
d'horloge, ce chargement est asynchrone. Cette propriété permet d'utiliser ces compteurs
comme diviseurs modulo N en modifiant simplement le cycle de comptage à l'aide des
entrées de programmation.

Instrumentation
9.2.1. Symbole logique
Les symboles logiques des compteurs 74190 et 74191 sont donnés sur la figure ci-
dessous :
Figure 68: Symboles logiques des compteurs 74 190 et 74 191
Pour en faciliter l'extension, ces compteurs disposent de deux sorties, une sortie de
"propagation de l'horloge" ( RIPPLECLOCK ) et une sortie "comptage maximum/minimum"
(Max / Min).
Instrumentation
Cette dernière fournit une impulsion d'environ un cycle complet d'horloge, lorsque le
compteur est en dépassement dans un sens ou dans l'autre. La sortie "comptage
maximum/minimum" permet une anticipation nécessaire au fonctionnement à
grande vitesse.
La sortie "propagation d'horloge" ( RIPPLECLOCK ) fournit une impulsion négative

d'une durée égale à celle d'un niveau logique bas de l'horloge dans les mêmes conditions.
9.2.2.1. Mise en série asynchrone
La mise en série asynchrone: chaque sortie RIPPLECLOCK d'un compteur est reliée à
l'entrée d'horloge du compteur suivant; cette sortie RIPPLECLOCK n'est validée que
lorsque l'entrée de commande DOWN / UP est au niveau bas (0) et que l'horloge est au
niveau bas (0) ; donc l'entrée de commande DOWN / UP ne doit pas varier lorsque
l'horloge est au niveau bas; elle ne doit pas non plus varier tant que l'impulsion à compter
ne s'est pas propagée jusqu'au dernier étage.
Figure 69: Mise en série asynchrone
9.2.2.2. Mise en série synchrone
la mise en série synchrone: le premier compteur est validé en permanence ( ENABLE = 0)

et sa sortie ( RIPPLECLOCK )commande l'entrée de validation du deuxième compteur, etc.
...; toutes entrées d'horloge sont commandées simultanément: le compteur, est donc
Instrumentation
synchrone, mais les commandes de validation, se propageant d'un circuit au suivant,

réduisent la fréquence maximale de l'horloge; comme dans la mise en série asynchrone,
le signal de commande DOWN / UP ne doit pas varier lorsque l'horloge est à l'état bas.
Figure 70: Mise en série synchrone

Instrumentation
9.2.3. Chronogrammes de fonctionnement

Instrumentation

Instrumentation
9.3. COMPTEURS CHARGEMENT SYNCHRONES 74160, 74162, 74162 ET

74163
Ces compteurs synchrones programmables comportent un circuit d'anticipation de la

retenue qui permet leur utilisation dans des systèmes à comptage très rapide. Les circuits
74160, 74LS 160A, 74162 et 74LS 162A sont des compteurs décimaux (BCD) et les
circuits 74161, 74LS 161 A, 74163 et 74LS 163A sont des compteurs binaires sur quatre
bits.
Le fonctionnement synchrone vient du fait que toutes les bascules sont déclenchées
simultanément et qu'ainsi, les sorties changent de niveau logique en même temps en
accord avec les entrées de validation (ENABLE T et ENABLE P) et de la logique interne.
Ce mode de fonctionnement élimine les transitoires de comptage apparaissant sur les

sorties des compteurs asynchrones (propagation de l'horloge).
Le déclenchement des quatre bascules se fait durant la transition positive de l'horloge.
Ces compteurs sont entièrement programmables, ce qui signifie que les sorties peuvent
être positionnées à des niveaux logiques quelconques.
Comme la programmation est synchrone, le fait d'imposer un niveau bas sur l'entrée de
chargement ( LOAD ) inhibe le compteur et après la transition positive de l'horloge
suivante, les données présentes sur les entrées de programmation (A, B, C, D) sont
recopiées sur les sorties, indépendamment des niveaux logiques des entrées de
validations (ENABLE T et ENABLE P) ce chargement est donc synchrone.
La transition positive sur l'entrée de chargement ( LOAD ) des circuits 74160 et 74163 doit
intervenir lorsque l'entrée de l'horloge est au niveau logique bas avec les entrées de
validation (ENABLE T et ENABLE P) au niveau logique haut. Cette restriction ne
s'applique pas aux circuits 74 LS 160A, 74 LS 161 A, 74 LS 162A et 74 LS 163A.
La remise à zéro des circuits 74160, 74161, 74LS 160A et 74LS 161 A est asynchrone et
un niveau logique bas appliqué sur l'entrée CLEAR positionne les sorties des quatre
bascules au niveau logique bas indépendamment des niveaux logiques de l'horloge, de
l'entrée de chargement ou des entrées de validations, la remise à zéro est prioritaire.
La remise à zéro des circuits 74162, 74163, 74LS 162A et 74LS 163A est synchrone et un
niveau logique bas sur l'entrée CLEAR positionne les sorties des quatre bascules au
niveau logique bas après le flanc ascendant suivant de l'horloge, indépendamment des
niveaux logiques des entrées de validation.
Cette remise à zéro synchrone permet de modifier la longueur du cycle de comptage en

codant la valeur maximale de comptage désirée avec une porte NAND extérieure. La
sortie de cette porte connectée à l'entrée de remise à zéro ( CLEAR ) remet les sorties à
zéro (niveau logique bas sur les quatre sorties).

Instrumentation
Le flanc ascendant sur l'entrée de remise à zéro ( CLEAR ) des circuits 74162 et 74163 doit
intervenir lorsque l'entrée de l'horloge est au niveau logique bas avec les entrées de
validation et de chargement au niveau logique haut.
Le circuit d'anticipation de la retenue permet le comptage synchrone sur N bits sans

logique additionnelle. La sortie "RIPPLE CARRY" et les deux entrées de validation de
comptage (ENABLE T et ENABLE P) sont destinées à cette application.
Les deux entrées de validation de comptage (ENABLE T et ENABLE P) doivent être au

niveau au niveau logique haut pour permettre le comptage et l'entrée ENABLE T sert à
valider la sortie de la retenue. Une fois validée, cette sortie fournit une impulsion positive
dont la durée est à peu près identique à celle du niveau logique haut de la sortie QA.
Cette impulsion, qui signale un dépassement de comptage sur le compteur, peut servir à
valider les différents étages successifs. Les transitions négatives sur les entrées de
validation (ENABLE T et ENABLE P) des circuits 74160 et 74163 ne doivent intervenir que
lorsque l'horloge est au niveau logique haut. Cette restriction ne s'applique pas aux circuits
74LS 160A et 74LS 163A. Ceux ci possèdent un circuit d'horloge totalement indépendant.
Les modifications de niveaux logiques intervenant sur les entrées de commande (ENABLE
T; ENABLE P et CLEAR) et qui modifieraient le fonctionnement, n'ont aucun effet pendant
le flanc actif du signal de l'horloge.
Le fonctionnement du compteur (validé, non validé, en chargement ou en cours de

comptage) n'est déterminé que par les conditions rencontrées durant les étant stables
9.3.1. Symboles logiques

Instrumentation
Figure 73: Symboles logiques compteurs à chargement synchrones
La mise en série des compteurs peut être faite d'une manière entièrement synchrone sans
composants extérieurs grâce aux circuits logiques internes qui crée le signal RIPPLE
CARRY. L'autorisation du comptage est donnée par le ET: ENABLE T. ENABLE P.
Pour le deuxième compteur on a ENABLE P. ENABLE T =1 pendant l'état 15 (74161,

74LS 161 A, 74163 et 74LS 163 A) ou 9 (74160, 74LS 160A, 74162 et 74LS 162A) du
premier compteur et permet ainsi d'incrémenter de 1 le deuxième compteur. La figure ci-
dessous montre comment on connecte en cascade ces compteurs (10 au maximum à
cause de la sortance de la borne RIPPLE CARRY = 1): un compteur ne peut être
incrémenté que lorsque tous ceux qui le précèdent sont à 15 (ou 9).
Figure 74: Mise en série compteurs

Instrumentation
Remarque:
Une sortie RIPPLE CARRY ne doit pas être utilisée pour commander un circuit logique
asynchrone car cette sortie peut donner des impulsions parasites dues aux différences
entre les temps de propagation des bascules A., B, C, D.
9.3.3. Diviseur de fréquence par N
On charge le compteur à la valeur 16 - N chaque fois que la sortie RIPPLE CARRY passe
à 1 (compteur dans l'état 15 =1111) figure 10.8. On peut étendre ce montage à plusieurs
circuits.
Figure 75: Diviseur de fréquence

Instrumentation
9.3.4. Compteur de 0 à N (N+1 états)
On décode les informations de sortie pour que l'état N commande la remise à zéro
(CLEAR) synchrone du compteur; l'état N étant détecté; la remise à zéro a lieu à l'impulsion
d'horloge suivante; donc le compteur a N+1 état.
Figure 76: Compteur de 0 à N

Instrumentation
9.3.5. Compteurs allant de N1 à N2
Dès que le compteur arrive dans l'état N2, celui-ci est décodé et commande le chargement
de l'état N1 lors de l'impulsion d'horloge suivante. La figure ci-dessous montre un
compteur comptant de 7 à 12. Ce montage peut être étendu à n étage.
Figure 77: Compteurs allant de N1 à N2

Instrumentation
9.3.6. Chronogrammes de fonctionnement
Figure 78: Chronogramme de fonctionnement des compteurs 74LS160A et 74LS162A

Instrumentation
Figure 79: Chronogramme de fonctionnement des compteurs 74LS161A et 74LS163A

Instrumentation
10. LES MEMOIRES
10.1. GÉNÉRALITÉS
Une mémoire est un dispositif capable d’emmagasiner puis de restituer une information.
Figure 80: Les mémoires
Le bus d’adresse
L’accès à une information se fait par intermédiaire du bus d’adresse. Le bus

d’adresse est toujours unidirectionnel.
Le bus de données
Les informations sont délivrées sur le bus de données. Le bus de données peut
être bidirectionnel si on peut lire et écrire dans la mémoire ou unidirectionnel si
on ne peut que la lire.
Le bus de contrôle
Le bus de contrôle contient les différents signaux qui permettent de gérer le

fonctionnement des mémoires comme la lecture et l’écriture
10.1.1. Capacité d’une mémoire
La capacité d’une mémoire définit la quantité d’information stockable, c'est-à-dire le

nombre de cellules qu’elle contient. La capacité s’exprime en bits ou en octets.

Instrumentation
1 octet = 8 bits
210 octets = 1024 octets = 1 ko (kilo octet)
220 octets = 1024 ko = 1 Mo (Mégo octet)
230 octets = 1024 Mo = 1 Go (Giga octet)
1 kbit = 1024 bits 1 ko = 8 kbits

1 Mbit = 1024 kbits 1 Mo = 8 Mbits
1 Gbit = 1024 Mbits 1 Go = 8 Gbits
Conclusion :
Pour passer le l’octet au kilo octet, on divise par 1024.
Pour passer de l’octet au bi, on multiplie par 8.
10.1.2. Organisation
Une mémoire est constituée de données (ou mots) de 8, 16,32 ou 64 bits, voir plus.
On dit qu’une mémoire est organisée par exemple de 256 mots de 16 bits.
Si une mémoire possède n lignes d’adresse, elle contient 2n données.
10.1.3. Mode d’accès
On distingue deux types d’accès à l’information d’une mémoire :
L’accès aléatoire ou direct : chaque mot est accessible directement et

individuellement par l’intermédiaire de son adresse,
L’accès séquentiel : Les informations sont repérées par leur position dans une file
d’éléments, c’est l’ordre d’enregistrement qui est conservé (exemple : les bandes
magnétiques).

Instrumentation
10.1.4. Rapidité
Le temps d’accès (Tacc) est le temps qui s’écoule entre l’instant ou l’adresse est
positionnée et le moment où la donnée est disponible.
Figure 81: Rapidité d'une mémoire

Instrumentation
10.2. LES MEMOIRES MORTES
10.2.1. Architecture d’une mémoire morte
L'architecture interne, c'est à dire la structure d'un boîtier de mémoire morte est très
complexe, et il n'est pas dispensable d'en connaître tous les détails. Cependant il peut être
instructif d'étudier un schéma simplifié de l'architecture interne comme celui de la figure ci-
dessous.
Figure 82: Architecture d’une mémoire morte 16 x 8

Instrumentation
On y trouve trois parties constitutives:
Une matrice de registre (R): la matrice de registre est l'ensemble des éléments qui
mémorisent réellement les données dans la mémoire morte. Chaque registre est
formé d'un certain nombre de cellules mémoires égal à la longueur du mot.
Dans le cas présent, chaque registre contient un mot de 8 bits. Les registres sont agencés
selon une matrice carrée comme il est courant dans les puces des mémoires à semi-
conducteurs. Il est possible d'indiquer la position de chaque registre en donnant sa rangée
et sa colonne.
Les 8 sorties de données de chaque registre sont connectées à un bus interne qui "court"
dans tout le circuit.
Chaque registre possède deux entrées de validation E, qui doivent toutes les deux être au
niveau haut pour que la donnée se trouvant dans le registre adressé soit placée sur le
bus.
Un décodeur d’adresse: l'adresse A3 A2 A1 AO appliquée sur les entrées

détermine le registre de la matrice qui sera validé et dont le mot de 8 bits sera placé
sur le bus. Les bits d'adresse A&10 arrivent sur un décodeur 1 parmi 4 (sélection de
rangée) qui active une ligne de sélection de rangée et les bits d'adresse A3 A2
arrivent à un second décodeur 1 parmi 4 (sélection de colonne) qui rend active une
ligne de sélection. Comme il n'y aura qu'un registre qui verra sa colonne et sa
rangée choisie par les entrées d'adresse, c'est celui-ci qui sera validé.
Un registre tampon de sortie: le registre qui est validé par les entrées d'adresse
place sa donnée sur le bus de donnée. Cette donnée vient alimenter des tampons
de sortie qui la communiqueront aux sorties de données externes si CS est au
niveau haut. Si CS est au niveau bas, les tampons de sortie sont dans leur état
haute impédance, et les sorties de données sont dans l'état "flottant".
Figure 83: Circuit d’une mémoire morte

Instrumentation
Vue de l'extérieur une mémoire "morte" sera considérée comme un circuit comportant:
n entrées d'adresse permettant d'adresser 2n registres internes
p sorties de donnée
une entrée de validation CS (Chip Select)
Les caractéristiques d'une mémoire "morte" seront:
Sa taille ou capacité: elle est toujours une puissance de 2 (11c, 2k, 4k, 8k, 16k
octets), 1 k octets =1024 octets (0 à 1023), elle détermine nombre de registres
contenus dans la mémoire, et par conséquent la largeur du bus d'adresse (A_bus).
1 k → A_Bus de largeur 10 (210)

2 k → A_Bus de largeur 11(2.210 = 21.210)
4 k → A_Bus de largeur 12 (4.210 = 22 210)
8 k → A_Bus de largeur 13 (8.210 = 23.210)
Le format des données: il est toujours une puissance de 2 et détermine la largeur

du bus de donnée (D Bus)
Le temps d'accès en nano secondes (temps mis pour lire ou écrire une donnée
suivant le type de mémoire).
10.2.2. Différents types de mémoires ‘mortes’
10.2.2.1. Les mémoires mortes programmées par masque (MROM)
Dans ce type de mémoire "morte", l'écriture des données dans les emplacements
mémoires (programmation) est effectuée par le fabricant suivant les spécifications du
client. On utilise le négatif d'une épreuve photographique, appelé masque, pour établir les
interconnexions électriques dans la puce.
Un masque spécial est nécessaire pour chaque ensemble différent d'informations à

mémoriser dans la mémoire. Étant donné que la constitution de ces masques est une
opération coûteuse le recours à ce type de mémoire n'est économique que pour les très
grandes séries de fabrication.
10.2.2.2. Les mémoires mortes programmables
Ces mémoires ne différents des précédentes que par le fait qu'elles soient programmables
par l'utilisateur. Il faut noter que comme pour les MROM, elles ne sont ni effaçables ni
programmables.
Instrumentation
10.2.2.3. Les mémoires ‘mortes’ effaçables et programmables (EPROM)
Une EPROM peut être programmée par un utilisateur, mais en outre il est possible de
l'effacer et de la reprogrammer aussi souvent qu'il le désire.
Pour effacer une EPROM il suffit de l'exposer à une lumière ultraviolette qui pénètre à
travers une fenêtre sur la puce pendant une durée de 30 minutes environ.
10.2.2.4. Les mémoires mortes effaçables électriquement (EEPROM)
La différence avec une EPROM réside dans la façon où sont effacées les données par
l'application d'un signal ce qui a pour avantage être plus rapide d'une part et d'autre part
on peut sélectionner les informations à effacer et ceci peut se faire soit sur une console de
programmation soit directement par l'application dans laquelle la mémoire est implantée.
10.2.3. Récapitulatif des différentes mémoires mortes
ROM – Read Only Memory (Mémoire à lecture seule)
Elle est programmé par le constructeur à la fabrication. Elle est utilisé pour les
grandes séries par les industriels
PROM – Programmable ROM
Cest une ROM que l’utilisateur peut programmer une seule fois.
EPROM – Erasable PROM (PROM effaçable par ultraviolet)
Elle dispose au dessus de son boîtier une fenêtre qui permet d’exposer la puce aux
UV pendant 10 à 20 min. On peut la reprogrammer plusieurs fois
Le principe de fonctionnement fait que les données sont un peu moins en sûreté que
dans une ROM ou une EPROM. Si la fenêtre n’est pas obstruée après la
programmation ou encore si la température ambiante est élevée, un effacement
spontané de un ou plusieurs bit peut se produire
EEPROM – Electricaly EPROM (PROM effçable électriquement)
L’effacement des données se fait électriquement. Il peut donc se faire sans

enlever le boîtier de son support. Elles permettent un effacement sélectif des données

Instrumentation
10.3. LES MEMOIRES VIVES (RAM)
Une mémoire "vive" est une mémoire dans laquelle on peut écrire ou lire des données, et
c'est pour cette raison qu'elle est différente d'une mémoire "morte".
10.3.1. Architecture des mémoires vives
Nous pouvons considérer une mémoire "vive" comme un assemblage de registre

emmagasinant une donnée et ayant une adresse exclusive. Typiquement les mémoires
"vives" ont une capacité de 1k, 4k, 8k, 16k ou 64koctets et des longueurs de mots de 1, 4
ou 8 bits.
La figure ci-dessous montre l'architecture simplifiée d'une mémoire "vive". Dans le but
d'avoir le moins de broches possibles sur un boîtier de circuit intégré, les fabricants
combinent souvent les fonctions d’entrée et de sortie de données sur les broches
d’entrées/sorties (E/S). L’entrée L / E commande la fonction des broches E / S.
Figure 84: Architecture mémoire vive

Instrumentation
Vue de l'extérieur une mémoire "vive" sera considérée comme un circuit comportant:
n entrées d'adresse permettant d'adresser 2n registres internes
p entrées de donnée/p sorties de donnée
Une entrée de lecture/écriture
Une entrée de validation CS (Chip Select)
Figure 85: Circuit d’une mémoire vive
Les caractéristiques d'une mémoire "vive" seront aussi:
Sa taille ou capacité
Le format des données
Le temps d'accès
10.3.2. Différents types de mémoires vives
10.3.2.1. Les mémoires vives ‘statiques’
Les mémoires vives statiques sont des mémoires qui conservent les données tant que la
puce est sous tension. Les cellules de ces mémoires sont essentiellement des bascules qui
demeurent dans un état donné (emmagasinage d'un bit) indéfiniment tant que le circuit
demeure alimenté.

Instrumentation
10.3.2.2. Les mémoires vives ‘dynamiques’
La grande différence entre les mémoires vives statiques et les mémoires vives dynamiques
réside dans le fait que les cellules mémoires dynamiques ne retiennent leurs données que
pendant un temps limité de façon caractéristique 2ms après lequel les données à l'intervalle
de temps réguliers pour que la mémoire conserve les données.
La nécessité de rafraîchir la donnée est un grand désavantage pour les mémoires

dynamiques.
Par contre elles ont l'avantage de dissiper très peu de puissance et d'être très
économiques, conséquence directe de la simplicité de la cellule.
10.3.3. Création de circuit de sélection d’adresse
Dans un système micro-informatisé toutes les mémoires sont "montées" en parallèle sur
les différents bus. Par conséquent lorsqu'une adresse est véhiculée sur le bus d'adresses
(A_bus) toutes les interfaces ainsi que toutes les mémoires vont recevoir cette adresse.
Seulement un seul boîtier n'est concerné, il faut donc créer un circuit de sélection de
boîtier qui suivant l'adresse émise ne valide qu'une seule mémoire à la fois.
Figure 86: Circuit de sélection d’adresse
Chaque circuit (mémoire ou interface) possède une ou plusieurs entrées de sélection de

boîtier (CS: Chip Select), très souvent ces entrées sont actives sur un niveau bas (0
logique) mais ceci n'est une généralité.

Instrumentation
Pour créer les signaux de commande (CS), il faut élaborer un circuit combinatoire appelé
décodeur d'adresses. Pour simplifier la réalisation de ce circuit on utilise des
décodeurs/démultiplexeurs (décodeur 1 parmi n). L'intérêt étant que les
décodeurs/démultiplexeurs sont commercialisés sous la forme de circuits intégrés prêts à
l'emploi.
Exemple : Décodeur / démultiplexeur 3 vers 8 (74 LS 138)
Figure 87: Inputs et outputs décodeur / démultiplexeur
Figure 88: Symbole du décodeur / démultiplexeur
Le problème se ramène donc à déterminer les fils du bus d'adresses qui devront être
connectés aux différentes entrées du décodeur/démultiplexeur, ainsi que les sorties du
décodeur/démultiplexeur qui devront être utilisées pour sélectionner le boîtier désiré.
Pour illustrer la méthode de recherche de la création des CS nous allons prendre deux
exemples.

Instrumentation
Exemple 1:
Soit à réaliser le circuit de sélection de deux mémoires, une ROM de 4K x 8 d'adresse de

base $1000 et une RAM de 8K x 8 d'adresse de base $2000.
Pour créer les CS, on recherche sur chaque composant l'ensemble des bits du bus
d'adresse qui doivent rester inchangé quel que soit la case mémoire visée dans la
mémoire considérée.
Adresse Adresse
Mémoire A15 A14 A13 A12
de base haute
ROM $1000 $1FFF 0 0 0 1
RAM $2000 $3FFF 0 0 1 X
A partir de ce tableau on détermine de type de décodeur/démultiplexeur qu'il faut utiliser.

Dans notre cas il faut décodeur/démultiplexeur 3 vers 8 (ou 1 parmi 8). Une
fois le décodeur/démultiplexeur choisi il reste maintenant à déterminer le logigramme du
circuit de sélection.

Instrumentation
Exemple 2 :
Créer le circuit de sélection pour quatre mémoires :
M1: 4K x 8 en $1000
M2: 4K x 8 en $2000
M3: 16K x 8 en $8000
M4: 16K x 8 en $0000
Tableau des bits invariables sur le bus d'adresses pour chaque mémoire :
Adresse Adresse
Mémoire A15 A14 A13 A12
de base haute
M1 $1000 $1FFF 0 0 0 1
M2 $2000 $2FFF 0 0 1 0
M3 $8000 $BFFF 1 0 X X
M4 $C000 $FFFF 1 1 X X
Il n'y a pas de bit invariable pour la sélection des mémoires, il faut donc prendre un
décodeur/démultiplexeur 4 vers 16 (ou 1 parmi 16).

Instrumentation
11. SOMMAIRE DES FIGURES

Figure 1: Symbole de la porte OU à deux entrées.............................................................38
Figure 2: Symbole de la porte ET à deux entrées..............................................................39
Figure 3: Symbole de la porte NON...................................................................................40
Figure 4: Symbole de la porte NON OU.............................................................................41
Figure 5: Symbole de la porte NON ET .............................................................................42
Figure 6: Symbole de la porte OU exclusif.........................................................................44
Figure 7 : Symbole de la porte NON OU exclusif...............................................................45
Figure 8: Exemple de constitution d’un circuit avec une porte ET et une porte OU ...........48
Figure 9: Exemple de circuit logique dont l’expression de la sortie est entre parenthèses 48
Figure 10: Exemple avec un inverseur sur l’entrée A de la porte OU ................................49
Figure 11: Exemple avec un inverseur sur la sortie de la porte OU...................................49
Figure 12: Exemple de construction d’un circuit logique à partir d’une expression
booléenne...................................................................................................................50
Figure 13: Exemple de simplification de circuits logiques ..................................................55
Figure 14: Exemple d’une table de vérité avec son tableau de Karnaugh associé ............59
Figure 15: Exemple de réunion de doublets dans la table de Karnaugh............................60
Figure 16: Exemple de réunion de quartets .......................................................................61
Figure 17: Exemple de réunion d’octets ............................................................................62
Figure 18: Exemple d’application de Karnaugh avec des états différents..........................63
Figure 19: Le multiplexeur, sa table de vérité, son schéma logique et son symbole .........65
Figure 20: Le schéma du circuit ALS157 contenant 4 multiplexeurs 2 à 1, symbole CEI ..66
Figure 21: Schémas de quelques multiplexeurs courant ...................................................67
Figure 22: Décodeur 1 à 2 avec entrée enable..................................................................68
Figure 23: Exemple de circuit standard avec 2 décodeurs 2 à 4 .......................................68
Figure 24: Décodeur 2 à 4 avec enable .............................................................................69
Figure 25: Décodeur avec 3 bits de sélection ....................................................................69
Figure 26: Le comparateur.................................................................................................70
Figure 27: Décomposition série de la comparaison ...........................................................71
Figure 28: Décomposition parallèle de la comparaison .....................................................71
Figure 29:Graphe des états stables ...................................................................................74
Figure 30: Matrice primitive................................................................................................75
Figure 31: Matrice contractée ............................................................................................76
Figure 32: Equation de variable secondaire et équation de sortie .....................................76
Figure 33: Logigramme d’une mémoire à déclenchement prioritaire .................................77
Figure 34: Matrice concentrée ...........................................................................................78
Figure 35: Equation de la variable secondaire et équation de la sortie..............................78
Figure 36: Logigramme mémoire à enclenchement prioritaire...........................................78
Figure 37: Logigramme d'une mémoire R S .......................................................................79
Figure 38: Exemple de memoire RS ..................................................................................80
Figure 39: Rebondissements .............................................................................................80
Figure 40: Montage mémoire RS.......................................................................................80
Figure 41: Logigramme mémoire synchronisée.................................................................81
Figure 42: Entyrées synchronisées....................................................................................82
Figure 43: Logigramme mémoire D à verouillage ..............................................................83
Figure 44: Structure d’une bascule ....................................................................................84
Instrumentation
Figure 45: Fonctionnement bascule...................................................................................85

Figure 46: Structure d’une bascule à auto blocage............................................................86
Figure 47: Symbole de la bascule RST .............................................................................87
Figure 48: Bascule RST "Maître Esclave"..........................................................................88
Figure 49: Symbole de la bascule D ..................................................................................88
Figure 50: Symboles de la bascule JK...............................................................................89
Figure 51: Organisation d’un registre universel à décalage de 4 bits ................................92
Figure 52: Exemple de réalisation d’un compteur par 8.....................................................93
Figure 53: Compteur à cycle incomplet .............................................................................94
Figure 54: Cycle de comptage ...........................................................................................94
Figure 55: Logigramme cycle de comptage .......................................................................95
Figure 56: Etats transitoires ...............................................................................................96
Figure 57: Compteur synchrone ........................................................................................97
Figure 58: Tables de Karnaugh pour compteur synchrone à cycle complet ....................101
Figure 59: Compteur à retenue série ...............................................................................101
Figure 60: Compteur à retenue parallèle .........................................................................101
Figure 61: Logigramme compteur synchrone à cycle incomplet ......................................103
Figure 62: Tables de Karnaugh pour compteur synchrone à cycle incomplet simplifié....104
Figure 63: Logigramme compteur synchrone à cycle incomplet simplifié ........................104
Figure 64: Symboles logiques des compteurs 74 192 et 74 193 .....................................107
Figure 65: Mise en serie des compteurs ..........................................................................108
Figure 66: Chronogramme de fonctionnement du compteur 74 192................................109
Figure 68: Symboles logiques des compteurs 74 190 et 74 191 .....................................112
Figure 69: Mise en série asynchrone ...............................................................................113
Figure 70: Mise en série synchrone.................................................................................114
Figure 73: Symboles logiques compteurs à chargement synchrones..............................119
Figure 74: Mise en série compteurs.................................................................................119
Figure 75: Diviseur de fréquence.....................................................................................120
Figure 76: Compteur de 0 à N .........................................................................................121
Figure 77: Compteurs allant de N1 à N2..........................................................................122
Figure 78: Chronogramme de fonctionnement des compteurs 74LS160A et 74LS162A.123
Figure 79: Chronogramme de fonctionnement des compteurs 74LS161A et 74LS163A.124
Figure 80: Les mémoires .................................................................................................125
Figure 81: Rapidité d'une mémoire ..................................................................................127
Figure 82: Architecture d’une mémoire morte 16 x 8 .......................................................128
Figure 83: Circuit d’une mémoire morte...........................................................................129
Figure 84: Architecture mémoire vive ..............................................................................132
Figure 85: Circuit d’une mémoire vive .............................................................................133
Figure 86: Circuit de sélection d’adresse .........................................................................134
Figure 87: Inputs et outputs décodeur / démultiplexeur ...................................................135
Figure 88: Symbole du décodeur / démultiplexeur...........................................................135

Instrumentation
12. SOMMAIRE DES TABLES

Table 1 : Les symboles octaux exprimés en binaire ..........................................................13
Table 2 : Les rapports entre hexadécimal, décimal et binaire............................................14
Table 3 : Tableau du code gray .........................................................................................20
Table 4 : Tableau récapitulatif des différents codes...........................................................22
Table 5 : Liste partielle du code ASCII...............................................................................24
Table 6: Légende du code ASCII.......................................................................................25
Table 7 : Les diverses appellations des états logiques ......................................................32
Table 8 : La logique positive (1).........................................................................................33
Table 9 : La logique positive (2).........................................................................................33
Table 10 : Les fonctions d’une variable .............................................................................35
Table 11 : Les fonctions de deux variables........................................................................35
Table 12 : Table de vérité à 2 entrées ...............................................................................36
Table 15 : Table de vérité de l’opérateur OU .....................................................................38
Table 16 : Table de vérité de l’opérateur ET......................................................................39
Table 17 : Table de vérité de l’opérateur NON ..................................................................40
Table 18 : Table de vérité de l’opérateur NON OU ............................................................41
Table 19 : Table de vérité de l’opérateur NON ET.............................................................42
Table 20 : Table de vérité de l’opérateur OU exclusif ........................................................44
Table 21 : Table de vérité de l’opérateur NON OU exclusif ...............................................45
Table 22 : Tableau récapitulatif des symboles des portes logiques...................................47
Table 23: Table de vérité d'une mémoire...........................................................................79
Table 24: Table de vérité mémoire synchronisée ..............................................................81
Table 25: Table de vérité mémoire D à verouillage ...........................................................83
Table 26: Bascule RST ......................................................................................................87
Table 27: Bascule D ..........................................................................................................89
Table 28: Bascule JK .........................................................................................................90
Table 29: Table d'implication bascule JC...........................................................................98
Table 30: Table de vérité d'une bascule JK .......................................................................99
Table 31: Table d'implication compteurs synchrones à cycle complet.............................100
Table 32: Table d'implication compteur synchrone à cycle incomplet..............................102
Table 33: Vérification des états anormaux.......................................................................105
Table 34: Les compteurs intégrés....................................................................................106


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INSTRUMENTATION

5. LES OPERATIONS LOGIQUES ELEMENTAIRES .......................................................38

Manuel de Formation EXP-MN-SI080-FR

7.4.2. Équation de variable secondaire et équation de sortie ....................................76

Manuel de Formation EXP-MN-SI080-FR

9.2.2.1. Mise en série asynchrone ........................................................................113

Manuel de Formation EXP-MN-SI080-FR

En fin de cours, dans le domaine de la logique en automatisme, le participant devra être

Connaître les systèmes de numération en base 2, base 8, base 10 et base 16,

Savoir convertir les différents systèmes de numération,

Connaître les éléments de logique séquentielle.

Manuel de Formation EXP-MN-SI080-FR

2. LES SYSTEMES DE NUMERATION ET LES CODES

Exemple : Votre calculatrice (ou votre ordinateur) calcule la réponse à un problème au

Manuel de Formation EXP-MN-SI080-FR

2.1. REPRESENTATION DES NOMBRES

Le nombre de symboles utilisés caractérise le numéro de la base.

En base 10, nous avons les 10 symboles (0,1,…,9)

En base 2, nous avons les 2 symboles (0,1)

En base 3, nous avons les 3 symboles (0, 1, 2)

Un nombre dans une base ‘b’ positive s’écrit :

Nb = an . an-1 … a1 . a0 , a-1 … a-m

NB = an . bn + an-1 . bn-1 + a1 . b1 + a0 . b0 + a-1 . b-1 … a-m . b-m

Manuel de Formation EXP-MN-SI080-FR

2.2. CONVERSION BINAIRE - DECIMAL

Voyons un autre exemple avec un plus grand nombre de conversion :

2.3. CONVERSION DECIMAL - BINAIRE

2.3.1. Conversion de la partie entière

Manuel de Formation EXP-MN-SI080-FR

La partie entière d’un nombre peut s’exprimer comme suit :

NB = an . bn + an-1 . bn-1 + … +a1 . b1 + a0 . b0

NB / b = (an . bn-1 + an-1 . bn-2 + … + a1 . b0) … et … (a0)

Nous devons effectuer les divisions jusqu’à obtenir un quotient nul.

25 / 2 = 12 Reste 1 Poids faible (LSB)

2.3.2. Conversion de la partie fractionnaire

La conversion de la partie fractionnaire s’obtient par l’opérateur inverse, soit la

La partie fractionnaire d’un nombre peut s’exprimer comme suit :

NB = a-1 . b-1 + a-2 . b-2 + … + a-m-1 . b-m-1 + a-m . b-m

Manuel de Formation EXP-MN-SI080-FR

NB . b = a-1…(a-2 . b-1 + … +a-m-1 . b-m-2 + a-m . b-m-1)

On opère donc par multiplications successives par b.

0,375 x 2 = 0,75 Partie entière = 0 Reste = 0,75 Poids fort (MSB)

N10 = 0,372 correspond à N2 = 0,011

2.4. SYSTEME DE NUMERATION OCTAL

Voici les poids de chacune des positions à un nombre octal :

2.4.1. Conversion Octal – Décimal

Manuel de Formation EXP-MN-SI080-FR

2.4.2. Conversion Décimal – Octal

En multipliant la partie décimale par 8, on trouve un reste de 0,25 x 8 = 2.

De même, 33 / 8 donne 4,125, d’où un reste de 0,125 x 8 = 1.

2.4.3. Conversion Octal – Binaire

Cette conversion s’effectue en transformant chaque chiffre du nombre octal en son

Manuel de Formation EXP-MN-SI080-FR

Table 1 : Les symboles octaux exprimés en binaire

Donc le nombre octal 4728 est équivalent au nombre binaire 100111010.

2.4.4. Conversion Binaire – Octal

A titre d’illustration, convertissons 10001110102 en octal :

100 111 010

Exemple : Le nombre binaire 11010110 :

011 010 110

2.5. SYSTEME DE NUMERATION HEXADECIMAL

Le système hexadécimal a comme base 16, ce qui implique 16 symboles de chiffres

Hexadécimal Décimal Binaire