UNIVERSITE HASSAN II DE

CASABLANCA
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Faculté des Sciences Aïn Chock

Département de Physique
Master Spécialisé
Électronique électrotechnique automatique et informatique industrielle

Travaux dirigés

Composants logiques programmables - langage de

description de matériel VHDL

Préparé par : Préparé par :

BOULFANID Youssef Pr. Dr. WAHBI Azeddine
EL GUELAI Hamza
QATQAT Abdelkabir
NAZIH Chaimaa
LAOUAM Yassine

Année Universitaire 2021/2022

 Liste des figures :
DESCRIPTION COMPORTEMENTALE ET STRUCTURELLE DES CIRCUITS LOGIQUE COMBINATOIRES : ................. 5
CHAPTIRE 1 : PARTIE THEORIQUE ..................................................................................................................... 6
I. ADDITIONNEUR COMPLET DE DEUX MOTS A 1BIT : ........................................................................................... 6
1. La table de vérité : ......................................................................................................................... 6
2. Les fonctions logiques simplifient : ................................................................................................ 6
3. Schéma logique du circuit : ............................................................................................................ 6
4. Programme VHDL : ........................................................................................................................ 7
II. ADDITIONNEUR COMPLET DE DEUX MOTS A 2BIT : ........................................................................................... 7
1. La table de vérité : ......................................................................................................................... 7
2. Les fonctions logiques simplifient : ................................................................................................ 8
3. Schéma logique du circuit : ............................................................................................................ 8
4. Programme VHDL .......................................................................................................................... 9
III. COMPARATEUR ENTRE DEUX NOMBRES BINAIRES A ET B SUR UN 1BIT :................................................................ 9
1. La table de vérité : ......................................................................................................................... 9
2. Les fonctions logiques simplifient : ................................................................................................ 9
3. Schéma logique du circuit : .......................................................................................................... 10
4. Programme VHDL : ...................................................................................................................... 10
IV. MULTIPLEXEUR 4 VERS 1 (MULTIPLEXEUR DE 4 MOTS DE 1 BIT CHACUN) : ......................................................... 10
1. La table de vérité : ....................................................................................................................... 10
2. Les fonctions logiques simplifient : .............................................................................................. 11
3. Programme VHDL : ...................................................................................................................... 11
V. MULTIPLEXEUR 4 VERS 1 (MULTIPLEXEUR DE 4 MOTS DE 2 BITS CHACUN) : ........................................................ 12
1. La table de vérité : ....................................................................................................................... 12
2. Les fonctions logiques simplifient : .............................................................................................. 12
3. Schéma Logique du circuit : ......................................................................................................... 13
4. Programme VHDL : ...................................................................................................................... 13
VI. DEMULTIPLEXEUR 1 VERS 4 : ..................................................................................................................... 14
1. La table de vérité : ....................................................................................................................... 14
2. Les fonctions logiques simplifiées : .............................................................................................. 14
3. Schéma Logique du circuit : ......................................................................................................... 14
4. Programme VHDL : ...................................................................................................................... 15
VII. ENCODEUR 4 VERS 2 :.............................................................................................................................. 15
1. Table de vérité : ........................................................................................................................... 15
2. Fonctions logiques simplifies : ..................................................................................................... 15
3. Schéma logique : .......................................................................................................................... 16
4. Programme VHDL : ...................................................................................................................... 16
VIII. DECODEUR 2 VERS 4 :.............................................................................................................................. 17
1. Table de vérité : ........................................................................................................................... 17
2. Fonctions logiques simplifies : ..................................................................................................... 17
3. Schéma logique : .......................................................................................................................... 17
4. Programme VHDL : ...................................................................................................................... 18
CHPAITRE 2 : PARTIE PRATIQUE : ................................................................................................................... 19
I. ADDITIONNEUR COMPLET DE DEUX MOTS A 1BIT : ......................................................................................... 19
II. ADDITIONNEUR COMPLET DE DEUX MOTS A 2 BITS : ....................................................................................... 20
III. COMPARATEUR ENTRE DEUX NOMBRES BINAIRES A ET B SUR UN 1BIT :.............................................................. 21
IV. MULTIPLEXEUR 4 VERS 1 (MULTIPLEXEUR DE 4 MOTS DE 1 BIT CHACUN) : ......................................................... 23
V. MULTIPLEXEUR 4 VERS 1 (MULTIPLEXEUR DE 4 MOTS DE 2 BITS CHACUN) : ........................................................ 24
VI. DEMULTIPLEXEUR 1 VERS 4 : ..................................................................................................................... 26

1 | Page
 VII. ENCODEUR 4 VERS 1 :.............................................................................................................................. 28
VIII. DECODEUR 2 VERS 4 :.............................................................................................................................. 29
DESCRIPTION COMPORTEMENTALE ET STRUCTURELLE DES CIRCUITS LOGIQUES SEQUENTIELS : ................... 30
CHAPTIRE 1 : PARTIE THEORIQUE ................................................................................................................... 31
I. BASCULE D ACTIVE SUR FRONT : ................................................................................................................. 31
1. Table de vérité : ........................................................................................................................... 31
2. Fonction logiques simulées : ........................................................................................................ 31
3. Schéma logique du circuit : .......................................................................................................... 31
4. Programme VHDL : ...................................................................................................................... 32
II. BASCULE D AVEC SET ET RESET : ................................................................................................................. 32
1. Table de vérité : ........................................................................................................................... 32
2. Fonction logiques simulées : ........................................................................................................ 33
3. Schéma logique du circuit : .......................................................................................................... 33
4. Programme VHDL : ...................................................................................................................... 34
III. COMPTEUR 4 BIT SYNCHRONE :.................................................................................................................. 34
1. Table de vérité : ........................................................................................................................... 34
2. Fonction logiques simulées : ........................................................................................................ 35
3. Schéma logique du circuit : .......................................................................................................... 35
4. Programme VHDL : ...................................................................................................................... 35
IV. DIVISEUR D’HORLOGE : ............................................................................................................................ 36
1. Programme VHDL : ...................................................................................................................... 36
CHAPTIRE 2 : PARTIE PRATIQUE ..................................................................................................................... 37
I. BASCULE D ACTIVE SUR FRONT : ................................................................................................................. 37
II. BASCULE D AVEC SET ET RESET : ................................................................................................................. 38
III. COMPTEUR 4 BITS : ................................................................................................................................ 39
IV. DIVISEUR D’HORLOGE :............................................................................................................................ 39
CONCLUSION : ................................................................................................................................................ 41

2 | Page
 Liste des figures :
Figure 1 : Schéma logique d’Additionneur complet de deux mots à 1bit .......................................................... 6
Figure 2: Programme d'additionneur à 1 bit ..................................................................................................... 7
Figure 3 : Schéma logique d'Additionneur complet de deux mots à 2bit .......................................................... 8
Figure 4: Programme d'additionneur à 2 bit ..................................................................................................... 9
Figure 5 : Schéma logique du comparateur 1bit ............................................................................................. 10
Figure 6: Programme du comparateur à 1 bit ................................................................................................. 10
Figure 7 : Schéma logique du multiplixeur_4vers1_1bit ................................................................................. 11
Figure 8 : Programme du multiplixeur_4vers1_1bit ........................................................................................ 11
Figure 9 : Schéma logique du multiplixeur_4vers1_2bit ................................................................................. 13
Figure 10 : Programme du multiplixeur_4vers1_2bits .................................................................................... 13
Figure 11: Schéma logique du démultiplexeur 4_1 ......................................................................................... 14
Figure 12: Programme du démultiplexeur 4_1 ............................................................................................... 15
Figure 13: Schéma logique d'encodeur 4_2 .................................................................................................... 16
Figure 14: Programme d'encodeur 4_2 ........................................................................................................... 16
Figure 15: Schéma logique du décodeur 2_4 .................................................................................................. 17
Figure 16: Programme du décodeur 2_4 ......................................................................................................... 18
Figure 17: Additionneur 1 bit.......................................................................................................................... 19
Figure 18: Logigramme d'additionneur 1 bit ................................................................................................... 19
Figure 19: Simulation d'additionneur 1 bit ..................................................................................................... 20
Figure 20: Additionneur complet à 2 bits ........................................................................................................ 20
Figure 21: Logigramme d'additionneur complet à 2 bits ................................................................................. 21
Figure 22: Simulation d'additionneur complet à 2 bits ................................................................................... 21
Figure 23: Comparateur 1 bit.......................................................................................................................... 21
Figure 24: Logigramme du comparateur 1 bit ................................................................................................. 22
Figure 25: Simulation du comparateur 1 bit ................................................................................................... 22
Figure 26 : Multiplixeur_4vers1_1bit .............................................................................................................. 23
Figure 27 : Logigramme du multiplixeur_4vers1_1bit ..................................................................................... 23
Figure 28 : Simulation du multiplixeur_4vers1_1bit ....................................................................................... 24
Figure 29 : multiplixeur_4vers1_2bits ............................................................................................................ 24
Figure 30 : Logigramme du multiplixeur_4vers1_2bits avec deux multiplixeur_4vers1_1bit .......................... 25
Figure 31 : Logigramme du multiplixeur_4vers1_2bits ................................................................................... 25
Figure 32 : Simulation du multiplixeur_4vers1_2bits ...................................................................................... 26
Figure 33: Démultiplexeur 4 vers 1 ................................................................................................................. 26
Figure 34: Logigramme du démultiplexeur 1_4 .............................................................................................. 27
Figure 35: Simulation du démultiplexeur 1_4 ................................................................................................. 27
Figure 36: Encodeur 4_2 ................................................................................................................................. 28
Figure 37: Logigramme d’encodeur 4_2 .......................................................................................................... 28
Figure 38: Simulation d'encodeur 4_2 ............................................................................................................ 28
Figure 39: Décodeur 2_4................................................................................................................................. 29
Figure 40: Logigramme du décodeur 2_4 ........................................................................................................ 29
Figure 41: Simulation du décodeur 2_4 .......................................................................................................... 29
Figure 42: Schéma logique de la bascule D active sur front ............................................................................ 31
Figure 43 : Programme de la bascule D active sur front .................................................................................. 32
Figure 44: Schéma logique de la bascule D avec Set et Reset.......................................................................... 33
Figure 45: Programme de la bascule D avec Set et Reset ................................................................................ 34
Figure 46: Programme VHDL compteur synchrone 4bit avec bascule D .......................................................... 35
Figure 47: Programme vhdl d'un diviseur d'horloge ....................................................................................... 36
Figure 48: Bascule D active sur front montant ................................................................................................ 37
Figure 49: Logigramme de la bascule D active sur front montant ................................................................... 37
Figure 50: Simulation de la bascule D active sur front montant ...................................................................... 37

3 | Page
Figure 51: Bascule D avec Set et Reset ............................................................................................................ 38
Figure 52: Logigramme de la bascule D avec Set et Reset ............................................................................... 38
Figure 53: Simulation de la bascule D avec Set et Reset ................................................................................. 38
Figure 54: Simulation compteur 4bit .............................................................................................................. 39
Figure 55: Simulation compteur 4bit .............................................................................................................. 39
Figure 56: Simulation de diviseur d'horloge ................................................................................................... 39
Figure 57: Diviseur d'horloge 25Mhz .............................................................................................................. 40

Liste des tableaux :

Tableau 1 : Table de vérité d’Additionneur complet de deux mots à 1bit ......................................................... 6
Tableau 2 : Table de vérité d'Additionneur complet de deux mots à 2bit ......................................................... 7
Tableau 3 : Table de vérité du comparateur 1 bit ............................................................................................. 9
Tableau 4 : Table de vérité du multiplixeur_4vers1_1bit ................................................................................ 10
Tableau 5 : Table de vérité du multiplixeur_4vers1_2bit ................................................................................ 12
Tableau 6: Table de vérité du démultiplexeur 4_1.......................................................................................... 14
Tableau 7: Table de vérité d'encodeur 4_2 ..................................................................................................... 15
Tableau 8: Table de vérité du décodeur 2_4 ................................................................................................... 17
Tableau 9: Table de vérité de la bascule D active sur front ............................................................................. 31
Tableau 10 : Table de vérité de la bascule D avec set et reset ........................................................................ 32
Tableau 11: table de vérité de compteur 4bit ................................................................................................. 34

4 | Page
 Partie I :
Description comportementale et structurelle des
circuits logique combinatoires :

5 | Page
CHAPTIRE 1 : PARTIE THEORIQUE

I. Additionneur complet de deux mots à 1bit :

1. La table de vérité :

A B Cin S Cout
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Tableau 1 : Table de vérité d’Additionneur complet de deux mots à 1bit

2. Les fonctions logiques simplifient :

𝑺 =𝑨⊕𝐁⊕𝐂
𝑪𝒐𝒖𝒕 = 𝑪𝒊𝒏. (𝑨 ⊕ 𝐁) + 𝐀. 𝐁

3. Schéma logique du circuit :

Figure 1 : Schéma logique d’Additionneur complet de deux mots à 1bit

6 | Page
 4. Programme VHDL :

Figure 2: Programme d'additionneur à 1 bit

II. Additionneur complet de deux mots à 2bit :

1. La table de vérité :

Cin=0 Cin=1
B1 B0 A1 A0
Cout S1 S0 Cout S1 S0
0 0 0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0 1 0
0 0 1 0 0 1 0 0 1 1
0 0 1 1 0 1 1 1 0 0
0 1 0 0 0 0 1 0 1 0
0 1 0 1 0 1 0 0 1 1
0 1 1 0 0 1 1 1 0 0
0 1 1 1 1 0 0 1 0 1
1 0 0 0 0 1 0 0 1 1
1 0 0 1 0 1 1 1 0 0
1 0 1 0 1 0 0 1 0 1
1 0 1 1 1 0 1 1 1 0
1 1 0 0 0 1 1 1 0 0
1 1 0 1 1 0 0 1 0 1
1 1 1 0 1 0 1 1 1 0
1 1 1 1 1 1 0 1 1 1
Tableau 2 : Table de vérité d'Additionneur complet de deux mots à 2bit

7 | Page
 2. Les fonctions logiques simplifient :

𝑪𝒐𝒖𝒕 = (𝑩𝟎. 𝑩𝟏. 𝑨𝟎 + 𝑨𝟏. 𝑨𝟎. 𝑩𝟏 + 𝑨𝟏. 𝑩𝟎). ̅̅̅̅̅

𝑪𝒊𝒏 + (𝑨𝟏. 𝑨𝟎 + 𝑩𝟎. 𝑩𝟏 + 𝑨𝟏 + 𝑩𝟎). 𝑪𝒊𝒏
̅̅̅̅. 𝑨𝟎
𝑺𝟏 = (𝑨𝟏 ̅̅̅̅. 𝑩𝟎 + 𝑩𝟎. 𝑩𝟏
̅̅̅̅. 𝑨𝟏
̅̅̅̅ + 𝑩𝟎̅̅̅̅. 𝑩𝟏
̅̅̅̅. 𝑨𝟏 + 𝑨𝟏. 𝑨𝟎̅̅̅̅. 𝑩𝟎
̅̅̅̅ + 𝑩𝟎
̅̅̅̅. 𝑩𝟏. 𝑨𝟎
̅̅̅̅. 𝑨𝟏
+ 𝑩𝟎. 𝑩𝟏. 𝑨𝟎. 𝑨𝟏). 𝑪𝒊𝒏 ̅̅̅̅̅
̅̅̅̅. 𝑨𝟎
+ (𝑩𝟎. 𝑩𝟏 ̅̅̅̅. 𝑨𝟏
̅̅̅̅ + 𝑩𝟎
̅̅̅̅. 𝑩𝟏
̅̅̅̅. 𝑨𝟎. 𝑨𝟏
̅̅̅̅ + 𝑩𝟎
̅̅̅̅. 𝑩𝟏. 𝑨𝟏
̅̅̅̅ + 𝑨𝟎
̅̅̅̅. 𝑨𝟏. 𝑩𝟎
̅̅̅̅
+ 𝑨𝟎. 𝑨𝟏. 𝑩𝟎 + 𝑩𝟎. 𝑩𝟏. 𝑨𝟏)𝑪𝒊𝒏
̅̅̅̅̅ + (𝑨𝟎 ⊕ 𝑩𝟎). 𝑪𝒊𝒏
𝑺𝟎 = (𝑨𝟏 ⊕ 𝑩𝟏). 𝑪𝒊𝒏

3. Schéma logique du circuit :

Figure 3 : Schéma logique d'Additionneur complet de deux mots à 2bit

8 | Page
 4. Programme VHDL

Figure 4: Programme d'additionneur à 2 bit

III. Comparateur entre deux nombres binaires A et B sur un 1bit :

1. La table de vérité :

A B Sup inf éga

0 0 0 0 1
0 1 0 1 0
1 0 1 0 0
1 1 0 0 1
Tableau 3 : Table de vérité du comparateur 1 bit

2. Les fonctions logiques simplifient :

̅
𝑺𝒖𝒑 = 𝑨𝑩
̅𝑩
𝒊𝒏𝒇 = 𝑨
̅𝑩
é𝒒𝒂 = 𝑨 ̅ + 𝑨𝑩 = 𝑨 ⊕ 𝑩

9 | Page
 3. Schéma logique du circuit :

Figure 5 : Schéma logique du comparateur 1bit

̅ 𝑩 + 𝑨𝑩
𝑺𝒖𝒑 + 𝒊𝒏𝒇 = 𝑨 ̅ =𝑨⊕𝑩

é𝒒𝒂 = 𝑺𝒖𝒑 + 𝒊𝒏𝒇 = 𝑨 ⊕ 𝑩

4. Programme VHDL :

Figure 6: Programme du comparateur à 1 bit

IV. Multiplexeur 4 vers 1 (Multiplexeur de 4 mots de 1 bit chacun) :

1. La table de vérité :

E A B Z
0 X X 0
1 0 0 X0
1 0 1 X1
1 1 0 X2
1 1 1 X3
Tableau 4 : Table de vérité du multiplixeur_4vers1_1bit

10 | P a g e
 2. Les fonctions logiques simplifient :
𝑍 = 𝐸 𝑋0 𝐴̅ 𝐵̅ + 𝐸 𝑋1 𝐴̅ 𝐵 + 𝐸 𝑋2 𝐴 𝐵̅ + 𝐸 𝑋3 𝐴 𝐵

Schéma Logique du circuit :

E
𝑿𝟎

𝑿𝟏
Z

𝑿𝟐

𝑿𝟑

Figure 7 : Schéma logique du multiplixeur_4vers1_1bit

3. Programme VHDL :

Figure 8 : Programme du multiplixeur_4vers1_1bit

11 | P a g e
V. Multiplexeur 4 vers 1 (Multiplexeur de 4 mots de 2 bits chacun) :

1. La table de vérité :

Ea Eb A B Za Zb
0 0 X X 0 0
1 1 0 0 X0a X0b
1 1 0 1 X1a X1b
1 1 1 0 X2a X2b
1 1 1 1 X3a X3b
0 1 0 0 0 X0b
0 1 0 1 0 X1b
0 1 1 0 0 X2b
0 1 1 1 0 X3b
1 0 0 0 X0a 0
1 0 0 1 X1a 0
1 0 1 0 X2a 0
1 0 1 1 X3a 0
Tableau 5 : Table de vérité du multiplixeur_4vers1_2bit

2. Les fonctions logiques simplifient :

𝑍𝑎 = 𝐸𝑎 𝑋0𝑎 𝐴̅ 𝐵̅ + 𝐸𝑎 𝑋1𝑎 𝐴̅ 𝐵 + 𝐸𝑎 𝑋2𝑎 𝐴 𝐵̅ + 𝐸𝑎 𝑋3𝑎 𝐴 𝐵

𝑍𝑏 = 𝐸𝑏 𝑋0𝑏 𝐴̅ 𝐵̅ + 𝐸𝑏 𝑋1𝑏 𝐴̅ 𝐵 + 𝐸𝑏 𝑋2𝑏 𝐴 𝐵̅ + 𝐸𝑏 𝑋3𝑏 𝐴 𝐵

12 | P a g e
 3. Schéma Logique du circuit :

Ea

X0a

X1a
Za

X2a

X3a
A

A
X0b

X1b

Zb
X2b

X3b

Eb

Figure 9 : Schéma logique du multiplixeur_4vers1_2bit

4. Programme VHDL :

Figure 10 : Programme du multiplixeur_4vers1_2bits

13 | P a g e
 VI. Démultiplexeur 1 vers 4 :
1. La table de vérité :

̅
𝑽 A B S0 S1 S2 S3
1 X X 0 0 0 0
0 0 0 E 0 0 0
0 0 1 0 E 0 0
0 1 0 0 0 E 0
0 1 1 0 0 0 E
Tableau 6: Table de vérité du démultiplexeur 4_1

2. Les fonctions logiques simplifiées :

̅ 𝐴̅ 𝐵̅E
S0 = 𝑽
̅ 𝐴̅B E
S1 = 𝑽
̅ A 𝐵̅E
S2 = 𝑽
̅ ABE
S3 = 𝑽

3. Schéma Logique du circuit :

̅
𝑽

Figure 11: Schéma logique du démultiplexeur 4_1

14 | P a g e
 4. Programme VHDL :

Figure 12: Programme du démultiplexeur 4_1

VII. Encodeur 4 vers 2 :

1. Table de vérité :

Input Output

A3 A2 A1 A0 B1 B0

0 0 0 1 0 0

0 0 1 0 0 1

0 1 0 0 1 0

1 0 0 0 1 1
Tableau 7: Table de vérité d'encodeur 4_2

2. Fonctions logiques simplifies :

B0 = 𝐴1 + 𝐴3
B1=A2+A3

15 | P a g e
3. Schéma logique :

Figure 13: Schéma logique d'encodeur 4_2

4. Programme VHDL :

Figure 14: Programme d'encodeur 4_2

16 | P a g e
 VIII. Décodeur 2 vers 4 :
1. Table de vérité :

Input Output

A1 A0 B3 B2 B1 B0

0 0 0 0 0 1

0 1 0 0 1 0

1 0 0 1 0 0

1 1 1 0 0 0

Tableau 8: Table de vérité du décodeur 2_4

2. Fonctions logiques simplifies :

̅̅̅̅ 𝐴1
B0=𝐴0 ̅̅̅̅
B1=A1 A0
B2=A1̅̅̅̅
𝐴0
B3=A1 A0

3. Schéma logique :

Figure 15: Schéma logique du décodeur 2_4

17 | P a g e
4. Programme VHDL :

Figure 16: Programme du décodeur 2_4

18 | P a g e
CHPAITRE 2 : PARTIE PRATIQUE :
I. Additionneur complet de deux mots à 1bit :

Figure 17: Additionneur 1 bit

Figure 18: Logigramme d'additionneur 1 bit

19 | P a g e
 Figure 19: Simulation d'additionneur 1 bit

II. Additionneur complet de deux mots à 2 bits :

Figure 20: Additionneur complet à 2 bits

20 | P a g e
 Figure 21: Logigramme d'additionneur complet à 2 bits

Figure 22: Simulation d'additionneur complet à 2 bits

III. Comparateur entre deux nombres binaires A et B sur un 1bit :

Figure 23: Comparateur 1 bit

21 | P a g e
Figure 24: Logigramme du comparateur 1 bit

Figure 25: Simulation du comparateur 1 bit

22 | P a g e
IV. Multiplexeur 4 vers 1 (Multiplexeur de 4 mots de 1 bit chacun) :

Figure 26 : Multiplixeur_4vers1_1bit

Figure 27 : Logigramme du multiplixeur_4vers1_1bit

23 | P a g e
 Figure 28 : Simulation du multiplixeur_4vers1_1bit

V. Multiplexeur 4 vers 1 (Multiplexeur de 4 mots de 2 bits chacun) :

Figure 29 : multiplixeur_4vers1_2bits

24 | P a g e
Figure 30 : Logigramme du multiplixeur_4vers1_2bits avec deux multiplixeur_4vers1_1bit

Figure 31 : Logigramme du multiplixeur_4vers1_2bits

25 | P a g e
 Figure 32 : Simulation du multiplixeur_4vers1_2bits

VI. Démultiplexeur 1 vers 4 :

Figure 33: Démultiplexeur 4 vers 1

26 | P a g e
Figure 34: Logigramme du démultiplexeur 1_4

Figure 35: Simulation du démultiplexeur 1_4

27 | P a g e
VII. Encodeur 4 vers 1 :

Figure 36: Encodeur 4_2

Figure 37: Logigramme d’encodeur 4_2

Figure 38: Simulation d'encodeur 4_2

28 | P a g e
VIII. Décodeur 2 vers 4 :

Figure 39: Décodeur 2_4

Figure 40: Logigramme du décodeur 2_4

Figure 41: Simulation du décodeur 2_4

29 | P a g e
 Partie II :
Description comportementale et structurelle des
circuits logiques séquentiels :

30 | P a g e
CHAPTIRE 1 : PARTIE THEORIQUE
I. Bascule D active sur front :
1. Table de vérité :

H D 𝑸 ̅
𝑸
0 0 1

1 1 0

0 X 𝑸𝒏 ̅̅̅̅̅̅̅̅̅̅
𝑸𝒏 −𝟏
−𝟏
1 X 𝑸𝒏 ̅̅̅̅̅̅̅̅̅̅
𝑸𝒏 −𝟏
−𝟏

Tableau 9: Table de vérité de la bascule D active sur front

2. Fonction logiques simulées :

𝐐= 𝐃

̅= 𝐃
𝐐 ̅

3. Schéma logique du circuit :

Figure 42: Schéma logique de la bascule D active sur front

31 | P a g e
 4. Programme VHDL :

Figure 43 : Programme de la bascule D active sur front

II. Bascule D avec set et reset :

1. Table de vérité :

D H SET RESET Q ̅
𝑸
X X 0 1 0 1
X X 1 0 1 0
X X 0 0 1 1
0 1 1 0 1
1 1 1 1 0
X 0 1 1 𝑄𝑛 − 1 ̅̅̅̅̅̅̅̅̅
𝑄𝑛 − 1
X 1 1 1 𝑄𝑛 − 1 ̅̅̅̅̅̅̅̅̅
𝑄𝑛 − 1

Tableau 10 : Table de vérité de la bascule D avec set et reset

32 | P a g e
 2. Fonction logiques simulées :
𝐐= 𝟎 Quand Reset = 1
𝐐= 𝟏 Quand Set = 1

𝐐= 𝐃 Quand Horloge (H) est en front montant

3. Schéma logique du circuit :

Figure 44: Schéma logique de la bascule D avec Set et Reset

33 | P a g e
 4. Programme VHDL :

Figure 45: Programme de la bascule D avec Set et Reset

III. Compteur 4 bit synchrone :

1. Table de vérité :

Q3 Q2 Q1 Q0 Q3+ Q2+ Q1+ Q0+ D3 D2 D1 D0

0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 1 0 0 1 0 0 0 1 0
0 0 1 0 0 0 1 1 0 0 1 1
0 0 1 1 0 1 0 0 0 1 0 0
0 1 0 0 0 1 0 1 0 1 0 1
0 1 0 1 0 1 1 0 0 1 1 0
0 1 1 0 0 1 1 1 0 1 1 1
0 1 1 1 1 0 0 0 1 0 0 0
1 0 0 0 1 0 0 0 1 0 0 1
1 0 0 0 1 0 0 0 1 0 1 0
1 0 0 0 1 0 1 1 1 0 1 1
1 0 1 1 1 1 0 0 1 1 0 0
1 1 0 0 1 1 0 1 1 1 0 1
1 1 0 1 1 1 1 0 1 1 1 0
1 1 1 0 1 1 1 1 1 1 1 1
1 1 1 1 0 0 0 0 0 0 0 0
Tableau 11: table de vérité de compteur 4bit

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 2. Fonction logiques simulées :
𝑫𝟎 = ̅̅̅̅
𝑸𝟎
𝑫𝟏 = 𝑸𝟏 ⊕ 𝑸𝟎
𝑫𝟐 = 𝑸𝟐 ⊕ (𝑸𝟏. 𝑸𝟐)
𝑫𝟑 = 𝑸𝟑 ⊕(Q1.Q2.Q3)

3. Schéma logique du circuit :

Figure 47 : Schéma logique du compteur 4bit avec bascule D

4. Programme VHDL :

Figure 46: Programme VHDL compteur synchrone 4bit avec bascule D

35 | P a g e
IV. Diviseur d’horloge :
1. Programme VHDL :

Figure 47: Programme vhdl d'un diviseur d'horloge

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CHAPTIRE 2 : PARTIE PRATIQUE
I. Bascule D active sur front :

Figure 48: Bascule D active sur front montant

Figure 49: Logigramme de la bascule D active sur front montant

Figure 50: Simulation de la bascule D active sur front montant

37 | P a g e
II. Bascule D avec set et reset :

Figure 51: Bascule D avec Set et Reset

Figure 52: Logigramme de la bascule D avec Set et Reset

Figure 53: Simulation de la bascule D avec Set et Reset

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III. Compteur 4 bits :

Figure 54: Simulation compteur 4bit

Figure 55: Simulation compteur 4bit

IV. Diviseur d’horloge :

Figure 56: Simulation de diviseur d'horloge

39 | P a g e
Figure 57: Diviseur d'horloge 25Mhz

40 | P a g e
 Conclusion :

Le langage VHDL est un langage très importent dans le domaine électrique car il
nous a permis de décrire un fonctionnement global de haut niveau sans souci de détail. On a
eu la chance de travailler dans ce TP avec le logiciel de simulation Xilinx afin d’étudier et
analyser le comportement de quelque circuit électronique.

Ce TP sur lequel nous avons travaillé, nous a permis d’associer la théorie et la

pratique, développer nos connaissances acquises durant notre formation et mettre en valeur
notre capacité.

C’était une occasion pour découvrir et se familiariser à la programmation du logiciel

XILINX qui est un moyen d’aide à la réalisation des schémas fonctionnels, ainsi, la
simulation et la manipulation du circuit électronique.

Enfin, nous tenons à remercier notre professeur, qui nous a donné cette opportunité
pour faire ce TP.

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